初步的技术数据
注册说明
地址00H
第7位
AD9773
第6位
第5位
4位
第3位
第2位
第1位
逻辑0（默认值） ，使SDIO引脚充当数据传输（第2阶段）中的输入
通信周期。当设置为1 ，SDIO可作为输入或输出，取决于
第7位的指令字节。
逻辑0 （默认值） 。确定方向（ LSB / MSB优先）的通信和数据
传输通信周期。请参考
MSB / LSB转账
第9页上的一
详细说明。
写1到该位复位寄存器设置为默认值，并重新启动芯片。该
RESET位始终读回0注册地址为0h位不受此软件复位清零。
然而，高的电平在复位引脚强制所有寄存器，包括那些在地址为0h ，以
其默认状态。
逻辑1到该位关闭DAC输出电流。
断电。逻辑1关闭所有模拟和数字功能。
1R / 2R模式。默认值（ 0 ）置于2电阻模式的AD9773 。在这种模式下，我
REF
电流为I和Q DAC的参考文献被单独上设置由FSADJ1和FSADJ2
销60和59，在这种情况下，我
REF1
= 32*V
REF
/ FSADJ1我
REF2
= 32*V
REF
/ FSADJ2 。与此
位设置为1，则参考电流为I和Q DAC的是通过在单个电阻器的控制
脚60.我
REF
在一个电阻器模式为两个I和Q的DAC = 16 * V
REF
/FSADJ1
PLL_LOCK指标。当PLL使能时，读取该位将使的状态
PLL 。逻辑1表示PLL锁定。逻辑0表示未锁定状态。
根据下表滤波插值率：
00
01
10
11
00
01
10
11
1×
2×
4×
8×
无
fs/2
fs/4
fs/8
地址01H
位7,6
位5,4
根据下表中的调制模式：
地址01H
第3位
第2位
第1位
逻辑1时，允许零馅模式插补滤波器
默认（1 ）可实现真正的混合模式。 I和Q数据信道是独立的调制
由FS / 2 ， FS / 4或FS / 8后内插滤波器。然而，没有复杂的调制完成的。
在复杂的混合模式（逻辑0） ，对I和Q数据信道的数字调制器
耦合以创建一个数字复合modulator.When的AD9773是结合应用
与外部的正交调制器，甩可以实现的或高或低
周围的第二中频频率的频率的图像（即，所述第二中频频率的振
据的位的值，模拟正交调制器外部的AD9773 ）
寄存器01H ，位1 。
逻辑0（默认值）使复杂的调制是形式的电子商务
-jwt
，从而在
排斥的高频图像的时候AD9773用于与外部的正交
modulator.A逻辑1时，调制是形式电子
智威汤逊+
，这引起排斥反应的
低频图像
逻辑0（默认值）导致的数据要在输入作为2的补码二进制接受。逻辑1
导致数据被接受为标准二进制。
逻辑0（默认值）放置AD9773的双端口模式。 I和Q数据输入经由AD9773
港口之一和两个分别。逻辑1的名额中的一个端口模式AD9773在其中
交错的I和Q数据被施加到端口1 。见引脚功能描述为DATACLK /
PLL_LOCK ， IQSEL和ONEPORTCLK有关如何使用这些详细信息
模式。
DATACLK驱动力。与内部PLL禁用，而此位设置为逻辑0 ，这是
建议DATACLK进行缓冲。当此位被设置为逻辑1 ， DATACLK作为
更强的驱动器能够驱动小的容性负载。
外部数据时钟。随着PLL禁用，引脚8 （ DATACLK / PLL_LOCK ）成为数据
时钟，它必须运行在相同的速率对输入数据。如果该位被设置为0 （默认值） ，第8针是
一个输出和theAD9773创建该时钟。如果该位为逻辑1时，引脚8是一个输入和一个
外部数据时钟必须应用和sychronized具有较高速率时钟驱动CLK +
和CLK- 。
地址02H
第7位
第6位
第5位
第3位
REV 。 A蛋白
11
