AD7679
表4的串行时钟时序主机读取转换后
DIVSCLK[1]
DIVSCLK[0]
SYNC到SCLK第一边沿延迟最少
内部SCLK周期最短
内部SCLK周期最大
内部SCLK较高的最低
内部SCLK较低的最低
SDOUT有效建立时间最短
SDOUT有效保持时间最短
SCLK最后一个边沿到SYNC延迟最小化
BUSY高电平宽度最大
符号
t
18
t
19
t
19
t
20
t
21
t
22
t
23
t
24
t
28
0
0
3
25
40
12
7
4
2
3
2.25
0
1
17
60
80
22
21
18
4
60
3
1
0
17
120
160
50
49
18
30
140
4.5
1
1
17
240
320
100
99
18
89
300
7.5
单位
ns
ns
ns
ns
ns
ns
ns
ns
s
第0版|第28 6
