AD5429/AD5439/AD5449
串行接口
在AD5429 / AD5439 / AD5449具有一个易于使用的， 3线
接口与SPI， QSPI ，MICROWIRE兼容
DSP接口标准。数据被写入到该设备中的16位
话。该16位字组成的4个控制位和任一
8 ，10或12个数据位，如图43 ，图44 ，和
图45 。
SDO控制（ SDO1和SDO2 ）
在SDO位使用户能够控制SDO输出驱动
实力雄厚，禁止SDO输出，或将其配置为开
漏驱动器。在SDO提供的驱动强度的影响的定时
的t
12
以及，当强，能实现更快的时钟周期。
表10. SDO控制位
SDO2
0
0
1
1
SDO1
0
1
0
1
功能实现
全SDO驱动程序
SDO配置为漏极开路
弱SDO驱动程序
禁止SDO输出
低功耗串行接口
为了最大限度地降低装置的电力消耗，所述接口
通电充分，只有当该设备正被写入，也就是
在SYNC的下降沿。在SCLK和DIN输入缓冲器
在SYNC的上升沿被断电。
DAC控制位C3- C0
控制位C3至C0允许的各种功能的控制
在DAC ，如图DAC的在表11中的默认设置
上电，如下。
数据移入在时钟下降沿移位寄存器;
菊花链模式被启用。与零器件上电
大规模负载DAC寄存器和I
OUT
线。 DAC控制
位允许用户调整在电源接通的某些特征;为
例如，菊花链可以被禁止，如果不使用时，活性
时钟沿可改为上升沿和DAC输出能
清除要么零刻度或中间刻度。用户也可以
发起验证DAC寄存器内容的回读。
菊花链控制（ DSY ）
DSY允许启用或禁用的菊花链模式。
1使菊花链模式， 0禁用菊花链模式。
禁用时，回读请求被接受， SDO是自动
matically启用，相关的DAC寄存器内容
DAC是同步输出SDO ，并完成时， SDO是
再次被禁用。
硬件CLR位（ HCLR ）
默认设置为硬件CLR位是清除
寄存器和DAC输出至零代码。 A 1在HCLR位
允许CLR引脚，以清除DAC输出中间电平与
0清除到零刻度。
控制寄存器（控制位= 1101）
同时保持与单软件兼容性
通道电流输出DAC （ AD5426 / AD5432 / AD5443 ）
这些DAC还具有一些附加的接口功能。
设置控制位1101 ，进入控制寄存器模式。
图46示出了控制寄存器的内容。该
以下各节描述了控制寄存器的功能。
DB15 （MSB）
C3
C2
C1
C0
DB7
DB6
DB5
DB4
DB3
有效时钟边沿（ SCLK ）
默认有效时钟边沿下降沿。写1到该位
中的上升沿到时钟数据，或0为下降沿。
DB0 （ LSB ）
04464-0-013
DB2
DB1
DB0
0
0
0
0
控制位
数据位
图43. AD5429 8位输入移位寄存器的内容
DB15 （MSB）
C3
C2
C1
C0
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
DB0 （ LSB ）
04464-0-014
0
0
控制位
数据位
图44. AD5439 10位输入移位寄存器的内容
DB15 （MSB）
C3
C2
C1
C0
DB11 DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB0 （ LSB ）
04464-0-015
DB1
DB0
控制位
数据位
图45. AD5449 12位输入移位寄存器的内容
第0版|第20页32
