AD5429/AD5439/AD5449
软件LDAC功能
负载和更新模式也可以作为一个软件更新
功能，不论在LDAC引脚上的电压电平。
在给定的时钟速度的两个设备之间的通信是
可能在以下规格兼容：
帧同步延迟和帧同步建立和保持，数据延迟和
数据建立和保持， SCLK和宽度。该DAC接口
预计一吨
4
SYNC下降沿到SCLK下降沿建立时间）
13 ns最小。见
ADSP - 21XX用户手册
详细信息
时钟和帧同步频率为SPORT注册。
表12显示了SPORT控制寄存器必须设置。
表12 。
名字
TFSW
INVTFS
DTYPE
ISCLK
TFSR
ITFS
SLEN
环境
1
1
00
1
1
1
1111
描述
交替帧
低电平有效帧信号
右对齐数据
内部串行时钟
帧的每一个字
内部帧信号
16位数据字
微处理器接口
微处理器接口这一系列DAC是通过串行
使用标准的协议与单片机兼容总线
控制器以及DSP处理器。通信信道是
一个3线接口，由一个时钟信号，数据信号，并
的同步信号。在AD5429 / AD5439 / AD5449
需要的，缺省为数据的16位字上的有效
下降沿SCLK的边缘，但是，这是通过控制位可变
在数据字。
ADSP- 21XX至AD5429 / AD5439 / AD5449的接口
的DSP的ADSP- 21XX系列可轻松连接到这
系列DAC ，而不需要额外的胶合逻辑。图47
之间的DAC和SPI接口的一个例子的
ADSP- 2191M 。在DSP SCK的驱动串行数据线，DIN 。
同步从端口线之一驱动，在这种情况下SPIxSEL 。
ADSP-2191*
SPIxSEL
MOSI
SCK
AD5429/AD5439/
AD5449*
SYNC
SDIN
SCLK
04464-0-027
80C51 / 80L51以AD5429 / AD5439 / AD5449的接口
之间的DAC和80C51 / 80L51的串行接口
在的的8051 / 80L51drives SCLK的图49所示的TxD
DAC的串行接口，而的RxD驱动串行数据线，DIN 。
P1.1串行口对位可编程引脚，用于
SYNC驱动器。当数据要被发送到交换机， P1.1
被拉低。仅在8位字节的8051 / 80L51发送数据;
因此，只有8个时钟下降沿发生在发射周期。
要正确加载数据到DAC ， P1.1置为低电平后的第一个
8位数据被传输，以及第二写周期被启动，以
发送数据的第二字节。 RXD上的数据同步出
在TXD的上升沿微控制器，并且是有效的
下降沿。其结果是，需要之间没有粘合逻辑
DAC和微控制器接口。 P1.1被拉高
在完成这个周期。在80C51 / 80L51
提供的SBUF的LSB的寄存器中的数据的第一个位
流。 DAC输入寄存器都需要有数据的MSB
作为第一个位接收。发送例程应该借此
考虑。
80C51*
TXD
RXD
04464-0-028
为清楚起见省略*额外的引脚
图47. ADSP- 2191的SPI为AD5429 / AD5439 / AD5449的接口
DAC和DSP SPORT之间的串行接口显示
图48.在此界面的例子， SPORT0用于
数据传送到DAC的移位寄存器。传输开始
通过写一个字到Tx寄存器后SPORT一直
启用。在一个写序列，数据同步输出每上升
DSP的串行时钟边缘与输入DAC输入
转移其SCLK的下降沿注册。的更新
DAC输出呈现的SYNC信号的上升沿处。
ADSP-2101/
ADSP-2103/
ADSP-2191*
AD5429/AD5439/
AD5449*
TFS
DT
SYNC
SDIN
AD5429/AD5439/
AD5449*
SCLK
SDIN
SYNC
04464-0-029
SCLK
SCLK
P1.1
为清楚起见省略*额外的引脚
图48. ADSP - 2101 / ADSP - 2103 / ADSP- 2191康
AD5429 / AD5439 / AD5449的接口
为清楚起见省略*额外的引脚
图49. 80C51 / 80L51以AD5429 / AD5439 / AD5449的接口
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