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ORCA
4系列的FPGA
数据表
， 2002年11月
ated与每个垫允许对输出的复用显
的NAL和两个输出信号等功能。
输出的FF ，结合输出信号的多
路复用，对于注册地址是特别有用的
信号与数据进行复用，从而允许一个完整时钟
周期的数据传播到输出端。在输出
把缓冲器信号可以被反向，并且三态CON-
控制可以由高电平，低电平有效，或总是
启用。此外，该三态信号可以是寄存器
羊羔和未注册。
该系列4个I / O逻辑得到了增强，包括
模式为高速上行链路和下行链路的能力。
这些模式是通过移位寄存器的逻辑支持
这下把输入的数据，或乘了输出
持续的数据。这个新的逻辑块还支持高
高速DDR模式的要求，其中数据的时钟
上的两个边缘移入和移出所述的I / O缓冲
时钟。
新的可编程I / O单元允许设计师
选择I / O的满足了许多新的通信标
dards允许设备直接挂接无
任何外部的接口转换。它们支持传统
tional FPGA的标准，以及高速单
端与差分对信号（如图中
表13）。基于一个可编程的，银行导向
I / O环体系结构，设计可以被实现
采用3.3 V ， 2.5 V ， 1.8 V和1.5 V的I / O电平。
在OR4Exx系列器件的I / O允许并发症
ANCE与PCI局部总线（ 2.2版）， 3.3 V信号envi-
境下。用于每个信令环境
输入缓冲器可在每个引脚的基础上选择。该
选择提供了相应的I / O钳位二极管
对于PCI合规性。
在系列4个可编程的更多信息， I / O
结构中的各种应用笔记提供。
路由资源
（续）
周期挪用
在4系列FPGA的一个新特点是偷的能力
从一个寄存器到寄存器的路径和使用时间的
时间无论是在网络第一个寄存器之前，前面的路
或在最后一个寄存器后稍后路径。这样做是
通过可选的时钟延迟为每个PLC寄存器，
EBR注册，和PIO注册。有四个亲
可编程延时设置，包括默认为零
增加的延迟值。这样的性能提升
在典型的关键路径从15 ％至40％ 。 ispLEVER软件
包括软件自动利用
这种能力来提高整个系统的速度。这是
完成布局布线完成后，使用时序后
ING根据客户的prefer-驱动算法
ENCE文件中。还执行的保持时间检查，以验证
没有最小保持时间的问题进行了介绍。更多
这个时钟功能的信息，包括它如何
可以用来提高设备的设置时间，保持时间，
时钟到输出延迟，可以减少地面反弹
引起开关输出可以在循环中找到
偷应用笔记。
可编程输入/输出单元格（ PIC ）
可编程I / O
该系列4个可编程I / O地址的需求
对于灵活性来选择I / O ，以满足系统接口
脸上的要求。 I / O可以在编程
同样地在前面的
ORCA
与设备
增加新功能，允许用户在佛罗里达州exi-
相容性来选择支持高速新的I / O类型
接口。
每个PIC包含多达四个可编程I / O（ PIO ）
焊盘，并且通过一个公共接口对接
块（ CIB）到FPGA阵列。在PIC被分成两
对I / O焊盘与每一对有独立
时钟，时钟使能，当地的置位/复位，以及全球
置位/复位启用/禁用。
在输入侧，每个PIO含有一个可编程
锁存/ FF使数据从非常快的闭锁
任何垫。的组合提供了非常低的设置
要求和零保持时间信号来
片上。它也可以用于解复用一个输入信
最终，如一个多路复用的地址/数据信号，并
注册信号，而无需显式地构建demulti-
多路复用器与PFU 。
每个PIO，从PLC的输出的输出端
阵列可以被路由到每个输出FF和逻辑可以
每个I / O焊盘有关。输出逻辑associ-
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莱迪思半导体公司
