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R
XC3000系列现场可编程门阵列
主并行模式
在主并行模式下，铅FPGA直接处理
行业标准的字节宽度的EPROM ，并接受8
右递增（或递减）之前的数据位
地址输出。
这八个数据位序列中处于领先FPGA ，这
然后介绍了报头数据（以及高估的所有数据
流动DOUT引脚上领先的设备） 。有一个跨
1.5 CCLK周期最终延误， CCLK的上升沿后
接受数据的一个字节，并且也改变了EPROM
地址，直到落下CCLK的边缘，使LSB的
该字节（ D0 ）出现在DOUT 。这意味着，DOUT
在下降沿CCLK的边缘中的下一个设备的变化，并
菊花链接受对后续的上升沿数据
CCLK边缘。
*
如果回读
+5 V
*
+5 V
+5 V
*
M0 M1PWRDWN
CCLK
DIN
DOUT
FPGA
从站＃ 1
5 k
+5 V
*
M0 M1PWRDWN
CCLK
DIN
DOUT
FPGA
从站#N
5 k
激活时，
5 kΩ电阻
需要
系列与M1
5 k
M0 M1PWRDWN
CCLK
DOUT
M2
HDC
RCLK
...
M2
HDC
最不发达国家
常规 -
用途
用户I / O
引脚
M2
HDC
最不发达国家
常规 -
用途
用户I / O
引脚
常规 -
用途
用户I / O
引脚
A15
A14
A13
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
OE
北卡罗来纳州
CE
8
D7
D6
D5
D4
D3
D2
D1
D0
D / P
RESET
EPROM
其他
I / O引脚
FPGA
主
D7
D6
D5
D4
D3
D2
D1
D0
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
D / P
其他
I / O引脚
INIT
其他
I / O引脚
INIT
D / P
RESET
...
...
.....
改编
系统复位
7
注： XC2000器件不
已INIT暂缓硕士
装置。主器件复位
应该由外部断言
定时电路，以允许LCA CCLK
变化的清除状态的时间。
RESET
INIT
+5 V
开放
集热器
5 kΩ的每
X5990
图25 ：主并行模式电路图
1998年11月9日（版本3.1 ）
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