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DS89C430 / DS89C440 / DS89C450超高速闪存微控制器
引脚说明
针
PDIP
40
20
PLCC
12, 44
1, 22, 23,
34
10
21
20
TQFP
6, 38
16, 17, 28,
39
4
15
14
名字
V
CC
GND
+5V
逻辑地
外部复位。
RST输入管脚是双向的，包含一个施密特触发器来
识别外部高电平有效复位输入。该引脚还采用了内部下拉
电阻允许的线或外部复位源的组合。一个RC不
所需的电时，作为装置内部提供了这个功能。
晶体振荡器。
这些引脚提供支持的基本模式并行谐振
AT切晶体。 XTAL1也作为一个输入，如果有代替一个外部时钟源
晶体。 XTAL2作为晶体放大器的输出端。
程序存储启用。
这个信号被共同连接到可选的外部程序
存储器中作为一个芯片使能。
PSEN
提供一个低电平有效的脉冲，驱动为高电平时，
外部程序存储器不被访问。在一个周期的页面模式1中，
PSEN
仍然很低，连续页面的点击率。
地址锁存使能。
这个信号用作时钟锁存外部地址的LSB
从端口0 ，这个信号被共同连接到所述多路地址/数据总线
锁存使能的外部373户透明锁存器。在默认模式下， ALE具有脉冲
宽1.5 XTAL1周期，周期为4 XTAL1周期。在页面模式下， ALE
脉冲宽度是根据页面模式选择改变。在传统的8051模式下， ALE
当使用降低EMI模式，并在复位状态为高电平。 ALE可
通过写ALEON = 1（ PMR.2 ）运行。需要注意的是ALE独立运作ALEON的
在外部存储器访问。作为另一种方式中，该引脚（PROG ）用于
执行并行程序的功能。
端口0 （ AD0 - AD7 ） ， I / O 。
端口0是一个开漏， 8位双向I / O口。作为一个
复用功能，端口0可作为复用的地址/数据总线来访问摘功能
片上存储器。期间，当ALE为高时， LSB的一个存储器地址是时间
呈现。当ALE下降到逻辑0时，端口转换到双向数据总线。这
总线是用来读取外部程序存储器和读/写外部RAM或外设。
当作为存储器总线使用的端口提供弱上拉为逻辑1输出。复位
端口0的条件是三态。上拉电阻的使用端口0时，作为唯一的要求
I / O端口。
功能
9
19
18
RST
XTAL1
XTAL2
PSEN
29
32
26
30
33
27
ALE / PROG
39
38
37
36
35
34
33
32
43
42
41
40
39
38
37
36
37
36
35
34
33
32
31
30
P0.0 （ AD0 ）
P0.1 （ AD1 ）
P0.2 （ AD2 ）
P0.3 （ AD3 ）
P0.4 （ AD4 ）
P0.5 （ AD5 ）
P0.6 （ AD6 ）
P0.7 （ AD7 ）
12 48
