位置：首页 > IC型号导航 > 首字符E型号页 > 首字符E的型号第307页 > EVAL-CONTROLBRD24 > EVAL-CONTROLBRD24 PDF资料 > EVAL-CONTROLBRD24 PDF资料2第5页
AD7475/AD7495
CS
t
兑换
t
2
SCLK
1
2
3
4
t
6
5
13
B
14
15
16
t
7
t
3
SDATA
三态
0
0
0
0
四前导零
t
5
DB2
DB1
t
4
DB11
DB10
t
8
DB0
t
安静
三态
图1.串行接口时序图
时序示例1
有F
SCLK
= 20MHz和吞吐量1 MSPS给出了一个周期
时间t
2
+ 12.5(1/f
SCLK
) + t
ACQ
= 1
s.
以T
2
= 10 ns（最小值） ，该
叶吨
ACQ
是365纳秒。这365纳秒满足的要求
300纳秒对于T
ACQ
。从图2 ，叔
ACQ
含有2.5 （1 /女
SCLK
) + t
8
+ t
安静
，其中t
8
= 45纳秒。这使得195纳秒对于T的值
安静
,
满足100纳秒的最低要求。
时序示例2
有F
SCLK
= 5 MHz和吞吐量315 KSPS ，给出了一个
吨的循环时间
2
+ 12.5(1/f
SCLK
) + t
ACQ
= 3.174 s.
以T
2
= 10 ns（最小值） ，这留下吨
ACQ
是664纳秒。这664纳秒
满足300纳秒T的要求
ACQ
。从图2 ，叔
ACQ
是由2.5 （1 /女
SCLK
) + t
8
+ t
安静
, t
8
= 45纳秒。这使得
119纳秒对于T的值
安静
满足最低要求
100纳秒。如在本实施例中，并与其它较慢的时钟值
在转换之前，可能已经被获取的信号
完成的，但它仍然是必要离开100 ns最小
t
安静
之间的转换。在实施例2中的信号应
约C点完全收购了如图2所示。
CS
t
兑换
t
2
SCLK
1
2
3
4
t
6
5
13
B
14
C
15
16
t
5
12.5 (1/f
SCLK
)
10ns
1/THROUGHPUT
t
8
45ns
t
安静
t
获得
图2.串行接口时序示例
200 A
I
OL
输出
针
1.6V
C
L
50pF
200 A
I
OH
图3.负载电路的数字输出时序规范
REV 。一
–5–
