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DS5002FP安全微处理器芯片
引脚说明
针
11, 9, 7, 5,
1, 79, 77,
75
15, 17, 19,
21, 25, 27,
29, 31
49, 50, 51,
56, 58, 60,
64, 66
36
38
39
40
41
44
45
46
34
70
47, 48
52
13
12
54
16, 8, 18,
80, 76, 4, 6,
20, 24, 26,
28, 30, 33,
35, 37
71, 69, 67,
65,
61, 59, 57,
55
10
74
名字
P0.0–P0.7
P1.0–P1.7
P2.0–P2.7
P3.0 RXD
P3.1 TXD
P3.2
INT0
P3.3
INT1
P3.4 T0
P3.5 T1
P3.6
WR
P3.7
RD
RST
ALE
XTAL2 ， XTAL1
GND
V
CC
V
CCO
VLI
功能
通用I / O端口0，此端口为漏极开路，不能驱动逻辑1。它要求
外部上拉电阻。端口0也是多路复用扩展的地址/数据总线。当使用
这种模式下，它不需要上拉电阻。
通用I / O端口1
通用I / O端口2.也可作为扩展地址总线的最高位。
通用I / O端口引脚3.0 。还作为接收信号的机载的UART 。
该引脚应
不
被直接连接到PC的COM端口。
通用I / O端口引脚3.1 。还用作板上的UART发送信号。
该引脚应
不
被直接连接到PC的COM端口。
通用I / O端口引脚3.2 。也可作为低有效的外部中断0 。
通用I / O端口引脚3.3 。也可作为低有效的外部中断1 。
通用I / O端口引脚3.4 。也可作为定时器0的输入。
通用I / O端口引脚3.5 。也用作定时器1输入。
通用I / O端口引脚。也可作为写选通的扩展总线操作。
通用I / O端口引脚。也可作为读选通扩展总线操作。
高电平有效复位输入。适用于该引脚为逻辑1时启动复位状态。这个引脚上拉
内部倒使该引脚可以悬空，如果不使用。一个RC上电复位电路
是不需要的，并且
不
推荐使用。
地址锁存使能。用于在解复用的复用扩展的地址/数据总线
端口0这个引脚通常连接到时钟输入端上的“ 373型透明锁存器。
XTAL1 ， XTAL 2.用于外部晶振连接到内部振荡器。 XTAL1是
输入到反相放大器和XTAL2是输出。
逻辑地
V
CC
- +5V
V
CCO
- V
CC
输出。这是V之间的切换
CC
和V
LI
通过基于所述内部电路
第五级
CC
。当功率大于锂输入，功率从V绘制
CC
。锂电池
仍然是从负载隔离。当V
CC
低于V
LI
中，V
CCO
切换至V
LI
源。
V
CCO
应连接至V
CC
引脚的SRAM的。
锂电池电压输入。连接到锂比V细胞更大
利民
和不大于Vout
蛞蝓
如图所示的电气规格。面值为+ 3V 。
字节宽度的地址总线位14-0 。这个总线是结合非复用的数据总线
（ BD7-0 ）来访问NV SRAM 。使用进行解码
CE1
通过
CE4
。因此，
BA15实际上没有必要的。读/写访问是由R /可控
W
。 BA14-0连接
直接到8K ， 32K ， 128K或SRAM 。如果一个8K的RAM时， BA13和BA14是
悬空。如果一个128K的SRAM被用的微转换
CE2
和
CE3
作为A16和
A15上。
字节宽数据总线位7-0 。这8位双向总线结合
非复用地址总线（ BA14-0 ）来访问NV SRAM 。解码进行上
CE1
和
CE2.
读/写访问是由R / W控制。 D7-0直接连接到SRAM和
任选一个实时时钟或其他外围设备。
读/写。这个信号提供了写使能到字节宽的总线上的SRAM 。这是
由存储器映射和划分控制。所选择的作为节目（ROM）的块是
写保护。
芯片使能1，这是主解码芯片使能对存储器的访问的字节宽
总线。它连接到一个SRAM的芯片使能输入端。
CE1
是锂的支持。它保持在一
逻辑高电平无效状态时， V
CC
低于V
LI
.
芯片使能2，该芯片能够提供存取存储器的第二块32K 。它
连接到芯片使能一个SRAM的输入。当MSEL = 0，则微转换
CE2
到A16为128K ×8 SRAM 。
CE2
是锂备份并保持在逻辑高时， V
CC
低于V
LI
.
芯片使能3.该芯片能够提供存取存储器三分之一32K块。它
连接到芯片使能一个SRAM的输入。当MSEL = 0，则微转换
CE3
BA14–0
BD7–0
读/写
CE1
2
63
CE2
CE3
11 25
