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HYS64(72)V2100G(C)U-10
2米x 64/72 SDRAM -模块
参数
符号
限值
-10
民
最大
–
–
单位
记
银行银行延迟时间
CAS到CAS延迟时间（同一银行）
t
RRD
t
CCD
20
1
ns
CLK
刷新周期
自刷新退出时间
刷新周期（ 4096次）
t
SREX
t
REF
2Clk
+t
RC
–
64
ns
ms
8
7
–
读周期
数据输出保持时间
数据输出为低阻抗时间
t
OH
t
LZ
3
0
–
–
–
2
–
–
6
8
25
–
ns
ns
9
t
HZ
数据输出为高阻时间
CAS延时= 3
CAS延时= 2
CAS延时= 1
DQM数据输出禁用延迟
ns
ns
ns
CLK
t
DQZ
写周期
数据建立时间
数据保持时间
数据输入到预充电
数据进行主动/刷新
DQM写面膜延迟
t
DS
t
DH
t
DPL
t
DAL
t
DQW
3
1
2
5
–
–
–
–
–
ns
ns
CLK
CLK
10
CLK
0
半导体集团
8
