ICS343
现场可编程三路输出SS VersaClock
引脚分配
X1 / CLK我
VDD
GND
CLK1
1
2
3
4
8
7
6
5
X2
PDTS
CLK2
CLK3
输出时钟选型表
CLK2
CLK2
CLK3
产量
用户
用户
用户
频率
可配置可配置可配置
传播
用户
用户
用户
AMOUNT
可配置可配置可配置
8引脚（ 150 mil）的SOIC
引脚说明
针
数
1
2
3
4
5
6
7
8
针
名字
X1/ICLK
VDD
GND
CLK1
CLK3
CLK2
PDTS
X2
针
TYPE
XI
动力
动力
产量
产量
产量
输入
XO
连接至+3.3 V.
连接到地面。
引脚说明
该引脚连接到晶振或外部时钟输入。
时钟输出。内部弱上拉下来的时候三态。
时钟输出。内部弱上拉下来的时候三态。
时钟输出。内部弱上拉下来的时候三态。
关断整个芯片。三态CLK输出低电平时。内部上拉。
该引脚连接到晶体或浮动的时钟输入。
外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
一直晶体和器件。水晶电容必须
从各引脚X1和X2到地面的连接。
这些水晶瓶盖的值（单位为pF ）应该等于
(C
L
-6 pF的）* 2 。在这个方程，C
L
=晶体负载
电容的单位为pF 。例如：对于一个16 pF的晶体
负载电容，每个晶体电容器将是20
pF的〔 （ 16-6 ）×2 〕 = 20 。
去耦电容
对于任何高性能的混合信号IC，该
ICS343必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
之间VDD与PCB地平面。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1） 0.01μF去耦电容应安装
在电路板的元件侧靠近
VDD引脚的位置。无孔应与使用
晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地面上。这些电容器用于调节的杂散
电路板的电容相匹配的名义上
MDS 343 F
集成电路系统公司
●
2
525马街，圣何塞，加利福尼亚95126
●
修订版090704
电话：（ 408 ） 297-1201
●
www.icst.com
