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AT17F040/080
5.引脚说明
表5-1 。
引脚说明
AT17F040
名字
数据
CLK
PAGE_EN
PAGESEL0
PAGESEL1
复位/
OE
CE
GND
首席执行官
A2
准备
SER_EN
V
CC
I / O
I / O
I
I
I
I
I
I
–
O
6
I
O
I
–
–
7
8
15
17
20
15
18
20
–
7
8
15
17
20
29
41
44
23
35
38
14
13
6
14
27
21
8
LAP
1
2
–
–
–
3
4
5
20
PLCC
2
4
16
11
7
6
8
10
20 PLCC
（的Virtex ）
1
3
–
–
–
8
10
11
8
LAP
1
2
–
–
–
3
4
5
AT17F080
20
PLCC
2
4
16
11
7
6
8
10
44
PLCC
2
5
1
20
25
19
21
24
44
TQFP
40
43
39
14
19
13
15
18
5.1
数据
(1)
三态数据输出的配置。集电极开路双向引脚进行编程。
5.2
CLK
(1)
时钟输入。用于增加用于读取内部地址和比特计数器和
编程。
5.3
PAGE_EN
(2)
输入用来使网页下载模式。当PAGE_EN高的配置下载
地址空间被划分成4个相等的页面。这使用户可以轻松地存储能力，
检索单个配置设备的多个配置比特流。该输入工程
与PAGESEL输入相结合。 PAGE_EN必须保持为低电平，如果页面不希望。
当SER_EN为低（ ISP模式），该引脚没有影响。
注意事项：
1.该引脚具有内部20 kΩ上拉电阻。
2.该引脚具有内部30 kΩ上拉下拉电阻。
5
3039I–CNFG–2/05
