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ADuC845/ADuC847/ADuC848
时序特定网络阳离子
在测试过程中AC输入的DV驱动
DD
- 0.5 V为逻辑1和0.45 V为逻辑0定时测量在V是由
IH
为MIN
逻辑1和V
IL
最大值为逻辑0 ，如图71 。
对于计时的目的，端口引脚不再当负载电压为100 mV发生变化浮动。一个端口引脚开始浮动时，
从装载的V 100 mV的变化
OH
/V
OL
电平出现如图71 。
C
负载
对于所有输出= 80 pF的，除非另有说明。
AV
DD
= 2.7 V至3.6 V或4.75 V至5.25 V ， DV
DD
= 2.7 V至3.6 V或4.75 V至5.25 V ;所有规格牛逼
民
给T
最大
中，除非另有说明。
表64.时钟输入（外部时钟驱动XTAL1 ）参数
32.768 kHz外部晶体
民
典型值
最大
30.52
6.26
6.26
9
9
0.098
1.57
12.58
0.636
10.2
0.636
0.08
单位
s
s
s
ns
ns
兆赫
s
s
t
CK
t
CKL
t
长实
t
CKR
t
CKF
1/t
CORE
t
CORE
t
CYC
XTAL1期
XTAL1宽度低
XTAL1宽高
XTAL1上升时间
XTAL1下降时间
内核时钟频率
1
内核时钟周期
2
机器周期时间
3
1
ADuC845 / ADuC847 / ADuC848内部PLL锁定到32.768 kHz外部晶振频率的倍数（ 512倍），以提供稳定的12.58 MHz内部时钟
给系统。所述芯可在该频率或在二进制约数称为Core_Clk经由PLLCON的SFR中选择操作。
2
这个数目的测量是在1.57兆赫的默认Core_Clk工作频率。
3
ADuC845 / ADuC847 / ADuC848机器周期时间名义上被定义为1 / Core_Clk 。
DV
DD
– 0.5V
0.45V
V
负载
+ 0.1V
V
负载
– 0.1V
图71.时序波形特征
版本A |第95页108
04741-0-077
0.2DV
DD
+ 0.9V
测试点
0.2DV
DD
– 0.1V
V
负载
– 0.1V
V
负载
定时
参考
要点
V
负载
– 0.1V
V
负载
