KS88C4708 / C4716 / P4716 （初步规格）
t
SCK
移
时钟
t
H1
t
S1
数据
OUT
D0
D1
D2
D3
D4
D5
D6
D7
t
S2
t
H2
有效
数据
IN
有效
有效
有效
有效
有效
有效
有效
注意：
在该图中示出的符号的定义如下：
t
SCK
t
S1
t
S2
t
H1
t
H2
电气数据
串口时钟周期时间
输出数据建立到时钟上升沿
时钟上升沿到输入数据有效
之后，时钟上升沿输出数据保持
输入数据保持时钟上升沿后
图14-4 。交流时序波形的UART模块
14-8
