93AA76/86
图3-8：
CS
ERAL
待机
CLK
...
DI
1
0
0
1
0
X
X
T
CZ
高阻抗
DO
忙
准备
T
EC
ORG = V
CC
8 X的
ORG = V
SS
9 X的
保证在V
CC
= + 4.5V至+ 6.0V 。
4.0
4.1
引脚说明
片选（ CS ）
通过表1-7了解更多详情） 。 CLK和DI再
成为不在乎输入等待一个新的开始条件
待检测和灰。
注意：
CS必须变为低电平之间的连续
指令执行时除外
连续读取（参见3.1节
在顺序详细阅读） 。
高水平的选择装置。低电平释放
该器件使它进入待机模式。然而，一
这是已经启动的将是编程周期
完成时，无论对CS的输入信号。如果是CS
在一个程序循环带来低电平时，器件会
进入待机模式，只要编程周期
就完成了。
CS必须为低电平250 ns最小（T
CSL
）之间
连续的指令。当CS为低时，内部
控制逻辑在复位状态保持。
4.3
数据输入（ DI）的
数据在用于时钟起始位，操作码，
地址和数据同步的CLK输入。
4.4
数据输出（ DO ）
4.2
串行时钟（CLK ）
串行时钟用于同步的通信
一个主设备和93AA76 / 86之间的阳离子。
操作码，地址和数据位的移入
CLK的上升沿。数据位也同步输出
CLK的上升沿。
CLK可以在任何位置中的发送停止
序（在高或低电平） ，并且可以是contin-
相对于时钟的时候随时UED （T
长实
)
和时钟低电平时间（T
CKL
） 。这使得控制
掌握自由地准备操作码，地址和
数据。
CLK是一个“不关心” ，如果CS为低电平（释放器件） 。
当CS为高电平，但起始条件一直没有
检测到的，可以接收任意数量的时钟周期
通过在不改变其状态的设备（如等待
为启动条件） 。
的过程中，不需要考虑CLK周期自定时
WRITE （即，自动擦/写）周期。
检测开始后调理特定网络版数
时钟周期（分别为低到高转变的
CLK的）必须被提供。这些时钟周期是
在所有的指令，地址和数据位所需的时钟
在指令执行前（见表1-4
数据输出被用在读模式，以输出数据同步
chronously与CLK输入（T
PD
经过积极的
CLK的边缘）。
该引脚还提供READY / BUSY状态信息
在擦除和写入周期化。 READY / BUSY
可用的状态信息，当CS为高电平。它会
直到下一个起始位时，只要显示
CS保持高电平。
4.5
组织（ ORG ）
当ORG连接到V
CC
，在X16内存
组织被选中。当ORG被连接到V
SS
中，
X8存储器组织被选中。有一个跨
在ORG引脚将选择X16 NAL上拉电阻
组织结构时悬空。
4.6
编程使能（ PE ）
该引脚允许用户启用或禁用的能力
将数据写入到存储器阵列。如果PE引脚
浮动或连接到V
CC
时，设备可以被编程。
如果PE引脚连接到V
SS
，编程是被禁止
资讯科技教育。有此设备上的内部上拉的
使编程，如果该引脚悬空。
2001年Microchip的科技公司
DS21130D第9页
