LC72714W
修正后的数据读时序（ DMA ）
t
DREQ
t
WRDM
DREQ
DACK
RD
A0到A3
CS
t
RDH
DATN
t
CYDM
*:
A0到A3 ：当校正后的数据被读出，将A0至A3将于固定在0 。
*:
DREQ和DACK ：这些信号的极性可以设置。
*:
应用程序可以选择在DR或DACK信号是否用于读出。
4层CRC检测电路<Parallel Interface>
此功能提供了数据组的检错，即4层CRC 。当数据组的字节的规定数
数据和CRC检测字（16位）被写入到层4 CRC寄存器（地址6 ）中，如果任一CRC4销
输出高电平或CRC4标志（位1在状态寄存器中的地址1 ）被设置为1，则没有错误，在
数据。在状态寄存器中的CRC4针或CRC4标志输出高电平，如果IC内部的CRC检测寄存器的位
都处于逻辑0状态。
当这个功能被用来执行层4 CRC校验，应用程序必须初始化IC内部的CRC检测
传送的数据的单个数据组之前进行注册。该初始化是通过发送数据为7位进行
（ CRC4_RST ）的控制寄存器1。注意，因为这个初始化标志不会自动复位为0 ，后
应用程序设置这个标志，那么它必须在发送的4层CRC校验数据之前发送重置它的另一个数据项为0 。
如果有所有接收到的数据组中没有错误， CRC寄存器，必然，是CRC校验后全部为零
对于给定的数据组。因此，只要有在层4 CRC校验检测到错误，则应用程序执行
无需使用控制寄存器，如上所述再次进行初始化CRC检测寄存器。没有上
限制对数据组的总数据长度，可以被转移。同时，发布了串行接口的时候，建行
传输可以被划分为多个传输操作。的生成多项式G （x）的对CRC码是作为
如下。 G（ X） = X
16
+ X
12
+ X
5
+ 1
修正后的输出数据<Parallel Interface>结构
所制备的输出数据的总长度总是176比特，即22个字节。层2的CRC数据（14比特）和奇偶校验
数据（82位）不输出。在校正后的数据中的每个数据包中的数据按顺序输出起始于
在开始的8位或16位。 BIC码不输出。
当CPU读出该数据，就可以很容易地通过先检查状态寄存器中选择的数据。 CPU可以再
简单地忽略确定为不必要的数据，而无需读出通过简单地等待，直到下一个中断
抵达。
数据块（ 176比特）后的误差校正数据
单个数据包的结构（总长度： 272位BIC不包括。 ）
层2的CRC（ 14位）
奇偶校验（ 82位）
*:
这个数据不被输出。
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