LTC1064-7
PI FU CTIO S
电源引脚（ 4,12 ）
在V
+
（引脚4 ）和V
–
（引脚12）应与被旁路
一个0.1μF的电容，以适当的模拟地。该
过滤器的电源应与其他被隔离
数字或高电压模拟电源。低噪声线性
供建议。使用开关电源
会降低过滤器的信号 - 噪声比。供应
在上电期间应该有一个压摆率小于1V / μs的少。
当V
+
V之前应用
–
和V
–
被允许去
在地面上，一个信号二极管钳位应V
–
为防止
闭锁。图2和图3示出了典型的连接
双核和单电源工作。
V
–
1
V
IN
V
+
2
3
4
5
0.1F
6
7
LTC1064-7
14
13
12
11
10
9
8
+
GND
数字电源
V
+
200
时钟源
0.1F
图2.双电源供电的F
CLK
/f
截止
= 50:1
1
V
IN
V
+
0.1F
10k
2
3
4
5
6
7
LTC1064-7
10k
+
1F
V
OUT
1064-7 F03
图3.单电源供电的F
CLK
/f
截止
= 50:1
时钟输入引脚（ 11 ）
任何TTL或CMOS时钟源与一个方波输出
和50％的占空比（ ±10％）是适当的时钟源
用于装置。作为时钟源的电源
不应该是过滤器的电源。模拟地
U
U
U
为过滤器应连接到时钟的理由在
只有一个点。表7示出了在时钟的低和高
电平阈值的双或单电源供电。
脉冲发生器可以用作提供一个时钟源
高电平接通的时间大于为0.1μs 。正弦波的
不推荐用于时钟输入频率小于
100kHz的，因为过慢时钟的上升或下降时间
产生内部时钟抖动（最大时钟的上升或下降
时间
≤
为1μs ） 。时钟信号应该从路由
右侧的IC封装的并垂直于它，以避免
耦合到任何输入或输出模拟信号路径。一个200Ω
时钟源和11脚之间的电阻将放缓
在时钟的上升和下降时间，进一步降低收费
耦合（图2和3）。
表7.时钟源的高和低门限电平
电源
双电源=
±7.5V
双电源=
±5V
双电源=
±
2.5V
单电源12V =
单增刊= 5V
高层
≥
2.18V
≥
1.45V
≥
0.73V
≥
7.80V
≥
1.45V
低层
≤
0.5V
≤
0.5V
≤
– 2.0V
≤
6.5V
≤
0.5V
V
OUT
1064-7 F02
模拟接地引脚（ 3,5）
该过滤器的性能取决于质量
模拟信号地。对于单通道或双电源
操作中，围绕封装的模拟地平面
年龄建议。模拟地平面应
连接到任何数字地在单个点。对于双
供给动作，销3应该连接到模拟
接地平面。对于单电源供电3脚应该是
偏置在1/2电源，并应被旁路到模拟
地平面至少有一个1μF的电容（图3 ） 。为
在最高f 5V单电源操作
CLK
为2MHz ，销3
应在2V偏置。这最大限度地减少通带增益和
相位变化。
比输入引脚（ 10 ）
该引脚的直流电平确定时钟的比率
频率的滤波器的截止频率。引脚10为V
+
给出一个50 ：1的比例和销10在V
–
给出100 ：1的比例。为
单电源工作的比例为50 ： 1时，销10是在
V
+
和100： 1时，销10是在地面上。当引脚10是不是
连接到地，它应该被旁路到模拟地
14
13
12
11
10
9
8
+
GND
数字电源
200
时钟源
V
+
9
