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DDR SDRAM （ Rev.1.2 ）
六月'01
初步
M2S56D20 / 30 / 40ATP
三菱的LSI
256M双数据速率同步DRAM
初步
有些内容如有变更，恕不另行通知。
描述
M2S56D20ATP是4 X银行16777216字×4位，
M2S56D30ATP是4 X银行8,388,608字×8位，
M2S56D40ATP是4 X银行4,194,304字×16位，
双倍数据速率同步DRAM ，具有SSTL_2接口。所有的控制和地址信号为
参考CLK的上升沿。输入数据被寄存在数据选通的两个边缘，并输出
数据和数据选通信号在CLK的两个边缘被引用。该M2S56D20 / 30 / 40ATP实现了非常
高速数据速率达到133MHz ，并适用于在计算机系统的主存储器。
特点
- VDD = VDDQ = 2.5V + 0.2V
- 双数据速率的架构;
每个时钟周期2的数据传输
- 双向，数据选通（ DQS）被发送/接收的数据
- 差分时钟输入（ CLK和/ CLK ）
- DLL对齐DQ和DQS转换
与CLK DQS过渡的边缘
- 输入的命令对每个正CLK的边缘;
- 参考DQS的两个边缘数据和数据屏蔽
- 由BA0控制的4个银行操作， BA1 （银行地址）
- / CAS延时： 2.0 / 2.5 （可编程）
- 突发长度 - 2/4/8 （可编程）
- 突发类型 - 顺序/交错（可编程）
- 自动预充电/所有银行预充电用A10的控制
- 8192刷新周期/ 64ms的（ 4银行同步更新）
- 自动刷新和自刷新
- 行地址A0-12 /列地址A0-9,11 （ X4 ） / A0-9 （ X8 ） / A0-8 （ X16 ）
- SSTL_2接口
- 400万， 66引脚薄型小尺寸封装（ TSOP II ）
- JEDEC标准
工作频率
速度
GRADE
-75A
-75
-10
时钟速率
CL = 2 *
133MHz
100MHz
100MHz
CL = 2.5 *
133MHz
133MHz
125MHz
* CL = CAS （读）延迟
三菱电机
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