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DDR SDRAM （ Rev.1.2 ）
六月'01
初步
M2S56D20 / 30 / 40ATP
三菱的LSI
256M双数据速率同步DRAM
引脚功能
符号
TYPE
描述
时钟： CLK和/ CLK是差分时钟输入。所有地址和控制
输入信号进行采样在CLK的上升沿的交叉和
中/ CLK的下降沿。输出（读出）的数据被引用到的交叉点
CLK和/ CLK （交叉的两个方向） 。
时钟使能： CKE控制的内部时钟。当CKE为低，内部时钟
对于下一个周期就停止。 CKE也可以用来选择自动/自刷新。
之后，开始自刷新模式时， CKE变成异步输入。自刷新
只要CKE是低电平被保持。
芯片选择：当/ CS为高电平时，任何命令意味着任何操作。
的RAS /组合， / CAS ， /我们定义了基本的命令。
A0-11与BA0,1一起指定行/列地址。该
行地址由A0-12规定。该列地址被指定
A0-9,11 （ X4 ） ， A0-9 （ X8 ）和A0-8 （ X16 ） 。 A10也被用于指示预充电
选项。当A10是高在一个读/写命令时，自动预充电是
进行。当A10为高电平时预充电命令，所有银行都
预充电。
银行地址： BA0,1指定四家银行之一，它的命令是
应用。 BA0,1必须ACT ， PRE ，读来设置，写入命令。
数据输入/输出：数据总线
数据选通：输出与读出的数据，输入与写入数据。边沿对齐
与读出的数据，集中在写入数据。用于捕获写数据。
对于x16的， LDQS对应于DQ0 - DQ7数据; UDQS
对应于数据上DQ8 - DQ15
输入数据掩码： DM是输入掩码信号写入数据。输入数据
当DM采样为高电平连同输入数据被屏蔽
在写访问。 DM进行采样DQS的两边。
虽然DM引脚的输入而已， DM负载相匹配的DQ
和DQS装载。对于x16的， LDM对应于DQ0 - DQ7数据;
UDM对应于DQ8 - DQ15数据。
电源，用于在存储器阵列和外围电路。
VDDQ和VSSQ被提供给唯一的输出缓冲器。
SSTL_2参考电压。
CLK ， / CLK
输入
CKE
输入
/ CS
/ RAS ， / CAS ， / WE
输入
输入
A0-12
输入
BA0,1
DQ0-15(x16),
DQ0-7(x8),
DQ0-3(x4),
输入
输入/输出
的DQ
输入/输出
DM
输入
VDD ， VSS
VDDQ ， VSSQ
VREF
电源
电源
输入
三菱电机
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