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DDR SDRAM
(Rev.1.44)
三月'02
写
三菱的LSI
M2S56D20 / 30 / 40ATP -75AL ， -75A ， -75L ， -75 ， -10L ， -10
M2S56D20 / 30 / 40AKT -75AL ， -75A ， -75L ， -75 ， -10L ， -10
256M双数据速率同步DRAM
后从银行激活tRCD的时间，写命令发出。第一个输入数据进行采样的
数据选通输入写命令，随后（ BL - 1 ）的数据被写入RAM.The突发长度BL 。
的起始地址是由A11指定，A9 -A0 （×4 ） / A9 -A0的（x8） / A8 -A0 （ ×16） ，并且所述地址脉冲串数据的序列
由突发类型定义。的WRITE命令可被应用到任何有效的银行，所以行预充电时间
（TRP）可以在通过交错的多个银行连续输入数据被隐藏。写恢复时间
（ tWR的）从最后写入的数据需要下一个预命令。当A10是高写入命令，
自动预充电（ WRITEA ）被执行。任何命令（读，写， PRE ， ACT）宣称在同一
银行被抑制，直到内部预充电操作完成。接下来的ACT命令后发出
tDAL从最后输入的数据周期。
多行交错WRITE （ BL = 8 ）
/ CLK
CLK
命令
A0-9,11
A10
BA0,1
的DQ
DQ
Da0
Da1
Da2
Da3
Da4
Da5
DA6 DA7
Db0
Db1
Db2
Db3
Db4
Db5
Db6
Db7
法案
写ACT
Ya
0
00
Xb
Xb
10
tRCD的
D
写
Yb
0
10
PRE
PRE
tRCD的
XA
Xa
Xa
00
0
00
0
10
三菱电机
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