飞利浦半导体
产品speci fi cation
可预置同步4位二进制
加/减计数器
特点
同步可逆计数
异步并行加载
计数使能控制的同步扩张
单上/下控制输入
输出能力：标准
I
CC
类别： MSI
概述
该74HC / HCT191是高速硅栅CMOS器件
引脚与低功率肖特基TTL兼容
（ LSTTL ） 。它们与JEDEC规定的遵守
没有标准。 7A 。
该74HC / HCT191是异步预置4位
二进制加/减计数器。它们包含四个主/从
触发器内部选通和控制逻辑，提供
异步预置和同步计数和
倒计时操作。
异步并行负载能力允许计数器
预设为任何所希望的数量。信息提交关于
的并行数据输入（D
0
到D
3
）被加载到计数器
并出现在输出时的并行负载（PL）
输入为低电平。如该功能表中，这
操作覆盖了计数功能。
计数是通过在计数使能高电平抑制
（ CE）输入。当CE为低电平内部状态变化
由低电平到高电平转换同步启动
时钟输入。上/下（U / D ）输入信号决定
计数的方向作为函数表所示。
行政长官可输入变低时，时钟在任
状态，但是，低到高CE过渡必须
只发生在时钟为高电平。此外， U / D输入
只有当CE或CP为HIGH应当改变。
74HC/HCT191
上溢/下溢指示是由两种类型的提供
输出，终端计数（ TC）和纹波时钟（ RC ） 。
在TC输出通常LOW和HIGH去当
电路中的递减计数模式或达到零时
在向上计数模式“15” 。在TC输出将保持
直到高的状态发生变化时，无论是通过计算或
预置，或直到U / D转换。不要使用TC
作为一个时钟信号输出，因为它是受解码
尖峰。在TC信号在内部使用，以使
RC输出。当TC为高和CE为低电平时， RC
输出如下的时钟脉冲（CP） 。此功能简化
多级计数器，如图5中的设计
6 。
在图5中，每个RC输出作为时钟输入到
下一个更高的阶段。它仅需要抑制所述第一
阶段，以防止在所有阶段计数，由于高的
CE抑制了RC输出脉冲作为函数表示
表。状态变化之间的时间偏差在第一
一个和最后一个阶段是通过累积延迟表示
时钟，因为它的涟漪，通过前面的阶段。这
可以是该结构中的一些缺点
应用程序。
图6显示了引起状态变化发生的方法
同时在所有的阶段。该RC输出传播
进位/借信号纹波时尚和所有的时钟
输入被并行驱动。在这种结构中
时钟低电平状态持续时间必须足够长，以
允许携带的负向边沿/借信号
通过波及到了最后阶段，时钟走之前
HIGH 。由于任何包的RC输出为高电平
不久后的CP输入变高有没有这样的
限制在时钟的高电平状态持续时间。
在图7中所示的配置避免纹波延误和
其相关的限制。结合TC信号
从上述所有阶段构成的CE输入的
考虑阶段。一个使能必须被包括在每个载
门以抑制计数。的一个给定的TC输出
阶段，它不会受到它自己的CE信号，因此在
对图5和图6简单抑制方案并不适用。
1990年12月
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