74F162A
单位装载/扇出
U.L.
引脚名称
CEP
CET
CP
SR
P
0
–P
3
PE
Q
0
–Q
3
TC
描述
计数使能并行输入
计数使能涓流输入
时钟脉冲输入端（上升沿）
同步复位输入（低电平有效）
并行数据输入
同时使能输入（低电平有效）
FL IP- FL运算输出
终端计数输出
1.0/1.0
1.0/2.0
1.0/1.0
1.0/2.0
1.0/1.0
1.0/2.0
50/33.3
50/33.3
输入I
IH
/I
IL
高/低输出I
OH
/I
OL
20
A/
0.6毫安
20
A/
1.2毫安
20
A/
0.6毫安
20
A/
1.2毫安
20
A/
0.6毫安
20
A/
1.2毫安
1毫安/ 20毫安
1毫安/ 20毫安
功能说明
该74F162A数模10的BCD （ 8421 ）
序列。来自国家9 （华丽联合），他们以递增状态0
（ LLLL ） 。所有触发器的时钟输入端被驱动paral-
LEL通过一个时钟缓冲器。的Q输出，因此，所有的变化
发生作为结果，并同步于，所述低到
在CP输入信号的高电平跳变。该电路具有
操作的四种基本模式，在命令prece-
置信：同步复位，并行加载，计数和保持。
四个控制输入 - 同步复位（ SR ） ，并行
使能（ PE ） ，计数使能并行（ CEP）和计数
启用涓（ CET） -determine运作模式，
如图所示，模式选择表。在SR低信号
覆盖计算和并行加载，允许所有输出
把去低电平CP的下一个上升沿。一个显低
最终在PE将覆盖计数，并允许对信息
并行数据（P
n
）输入可以在加载到触发器
CP的下一个上升沿。用PE和SR HIGH ， CEP
和CET许可证计数，当两者都高。相反，
在任CEP或CET低电平信号抑制计数。
在F162A采用D型边沿触发的触发器和
改变SR ， PE ， CEP和CET输入时的CP是
在任一状态不会导致错误，只要该消遣
ommended建立和保持时间，对于上升的
CP的边缘，观察到。
终端计数（ TC ）输出为高电平时， CET是
高和计数器状态9.要实现同步
多级专柜， TC输出可与使用
CEP和CET输入两种不同的方式。请参阅
在F568的数据表。在TC输出受解码
尖峰由于内部争用情况，因此不
推荐用作一个时钟或异步复位为
触发器，计数器或寄存器。在F162A十年
计数器，在TC输出被完全解码，并且只能是
高状态9.如果一个十进制计数器预置为非法
状态，或者假设通电时，它的一个非法状态
将返回到正常序列中的两个数之内，如
在状态图中所示。
逻辑方程：
计数使能
=
CEP
×
CET
×
PE
TC
=
Q
0
×
Q
1
×
Q
2
×
Q
3
×
CET
模式选择表
SR
L
H
H
H
H
PE
X
L
H
H
H
CET CEP
X
X
H
L
X
X
X
H
X
L
对瑞星行动
时钟边沿（
复位（清）
负载（P
n
→
Q
n
)
计数（递增）
没有变化（保持）
没有变化（保持）
)
状态图
H
=
高电压电平
L
=
低电压电平
X
=
非物质
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