飞利浦半导体
产品speci fi cation
六路D触发器
74F174
特点
六边沿触发的D型触发器
缓冲的公共时钟
缓冲，异步主复位
描述
该74F174具有六个边沿触发的D型触发器与个别
输入端和Q输出端。常见的缓冲时钟（ CP ）和主
同时复位（ MR）输入负载和复位（清除）所有触发器。
该寄存器被完全边沿触发。每个D输入的状态， 1
低到高时钟转换之前设定的时间转移到
相应的触发器的Q输出端。
所有的Q输出将被强制的时钟或数据输入独立的低
通过MR输入一个低电压电平。该装置是用于有用
应用真输出仅是必需的，并且在时钟和
主复位是所有存储元件。
典型
电源电流
（总）
35mA
引脚配置
MR
Q0
D0
D1
Q1
D2
Q2
GND
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
V
CC
Q5
D5
D4
Q4
D3
Q3
CP
SF00188
订购信息
描述
16引脚塑料DIP
16引脚塑料SO
商用系列
V
CC
= 5V
±10%,
T
AMB
= 0 ° C至+ 70°C
N74F174N
N74F174D
PKG DWG ＃
SOT38-4
SOT109-1
TYPE
74F174
典型F
最大
100MHz
输入和输出负载和扇出表
引脚
D0–D5
CP
MR
Q0–Q5
数据输入
时钟脉冲输入端（上升沿）
主复位输入（低电平有效）
输出
描述
74F （ U.L. ） HIGH / LOW
1.0/1.0
1.0/1.0
1.0/1.0
50/33
负载值高/低
20A/0.6mA
20A/0.6mA
20A/0.6mA
1.0mA/20mA
注意：
一（ 1.0 ）快速机组负荷的定义是： 20μA的高状态， 0.6毫安在低状态。
逻辑符号
3
4
6
11
13
14
IEC / IEEE符号
9
1
C1
R
D0
9
1
CP
MR
D1
D2
D3
D4
D5
3
4
6
1D
2
5
7
10
12
15
Q0
Q1
Q2
Q3
Q4
Q5
11
13
2
V
CC
= 16 PIN
GND = 8 PIN
5
7
10
12
15
14
SF00189
SF00190
1988年10月7日
2
853–0060 94766
