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IDT7132SA / LA和IDT 7142SA / LA
高速2K ×8双端口静态RAM
军事，工业和商业温度范围
表二 - 地址
忙
仲裁
输入
CE
L
X
H
X
L
CE
R
X
X
H
L
A
OL
-A
10L
A
OR
-A
10R
不匹配
MATCH
MATCH
MATCH
输出
忙
L
(1)
H
H
H
(2)
忙
R
(1)
H
H
H
(2)
功能
正常
正常
正常
写禁止
(3)
2692 TBL 13
该
忙
在RAM IDT7132主输出图腾柱类型
输出，并且不需要上拉电阻来操作。如果这些RAM
正在扩建中的深度，那么
忙
指示的结果数组
不需要使用外部与门的。
宽度拓展与逻辑忙
主/从阵列
注意事项：
1.销
忙
L
和
忙
R
有两路输出的IDT7132 （主） 。两者都是投入
IDT7142 （奴隶） 。
忙
X
在IDT7132输出为开漏，不推，拉
输出。在奴隶
忙
X
输入在内部禁止写操作。
2. “L” ，如果输入到相反端口是以前的地址和使能输入稳定
这个端口。 'H' ，如果输入到对面的端口地址后趋于稳定，
启用该端口的输入。如果T
APS
不被满足，或者
忙
L
or
忙
R
=过低都会
结果。
忙
L
和
忙
R
输出不能同时低。
3.写入到左侧端口在内部被忽略时，
忙
L
输出驱动低
不管引脚上实际的逻辑电平。写入到正确的端口在内部
当忽略
忙
R
输出驱动实际的逻辑电平低，无论对
PIN码。
如果在使用扩展的宽度的SRAM阵列
忙
LOGIC ，
一个主部件，用于决定SRAM阵列的哪一侧将
收到
忙
指示，并输出指示。任何数量
奴隶在相同的地址范围予以处理为主，
使用
忙
信号作为写禁止信号。从而对IDT7132 /
IDT7142的SRAM的
忙
引脚为输出，如果部分是硕士（ IDT7132 ）
和
忙
引脚为输入，如果部件是从（ IDT7142 ），如图
在网络连接gure 3 。
5V
270
主
双端口
SRAM
忙
L
CE
忙
R
SLAVE
双端口
SRAM
忙
L
CE
忙
R
解码器
5V
270
该IDT7132 / IDT7142提供两个端口具有独立的控制，
地址和I / O引脚，其允许独立存取以进行读或
写入到内存中的任何位置。该IDT7132 / IDT7142具有
自动断电功能，通过控制
CE 。
该
CE
控制不论在线
芯片断电的电路，它允许各个端口进入一个
当未选择的待机模式（ CE =
V
IH
） 。当一个端口被启用，
访问整个存储器阵列是允许的。
功能说明
主
双端口
SRAM
忙
L
忙
L
CE
忙
R
SLAVE
双端口
SRAM
忙
L
CE
忙
R
忙
R
2692 DRW 15
图4.占线和芯片使能路由为两个宽度和深度
扩张与IDT7132 （主）和（从） IDT7142的SRAM 。
忙逻辑提供了硬件指示的两个端口
RAM已在同一时间访问相同的位置。它也允许
1两个继续进行访问的和信号的另一侧，该
RAM是“忙” 。该
忙
销可以用来阻挠的访问，直到
在另一侧的动作结束。如果一个写操作
已经尝试从接收忙指示的一侧，在写入
信号选通内部，以防止继续写。
利用
忙
不需要逻辑或需要对所有的应用
系统蒸发散。在某些情况下可能是有用的，以逻辑或的
忙
输出
在一起，并使用任何
忙
指示作为中断源标志
事件的违法或不合理的操作。
忙碌的逻辑
如果使用两个或更多的主件的宽度扩大时，一
分裂的决定可能会导致同一个主指示
忙
在一侧上
数组和另一个主机的说明
忙
在一个其它方
的阵列。这从部分为一个端口禁止写操作
一个字，然后从另一端口为抑制该写操作
字的其他部分。
该
忙
仲裁，对主，是基于该芯片的使能和
唯一地址信号。它忽略了一个访问是否是读还是写。
在主/从数组中，这两个地址和芯片使能必须有效
足够长的时间了
忙
标志为从主输出之前
实际写入脉冲可以与任一的R / W信号或字节来启动
启用。如果不遵守这个时间可能会导致内部glitched
写在从抑制信号和损坏的数据。
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