飞利浦半导体
P89LPC924/925
8位微控制器与加速双时钟80C51核心
8.6 CPU时钟（ CCLK ）唤醒延迟
在P89LPC924 / 925具有一个内部唤醒定时器，时钟延迟，直到
稳定取决于使用的时钟源。如果时钟源是任何三个
晶振选项（低，中，高频），延迟时间为992个OSCCLK
周期加60100
s.
如果时钟源为内部RC振荡器，
看门狗振荡器或外部时钟，则延迟时间为224个OSCCLK周期加
60至100
s.
8.7 CPU时钟（ CCLK ）改性阳离子科幻： DIVM寄存器
OSCCLK频率可分为上下高达510倍CON连接guring一
分登记， DIVM来提供CCLK 。这一特性使得它可以
暂时以较低的速率运行的CPU ，从而降低功耗。通过将
时钟， CPU可以保留该不会退出空闲事件的反应能力
模式通过以较低速度运行正常的程序。这也可以允许绕过
在案件的振荡器起振时间，其中掉电模式，否则将
使用。 DIVM的值可以由程序在任何时候不被改变
中断程序运行。
8.8低功耗选择
在P89LPC924 / 925的设计频率为18MHz （ CCLK ）最大运行。但是，如果
CCLK为8MHz或更低， CLKLP位（ AUXR1.7）可设置为'1 ' ，以降低
功耗进一步。复位后， CLKLP为'0' ，允许最高性能
访问。该位可以在软件中，如果CCLK在8MHz或更低的运行设置。
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产品数据
牧师03 - 2004年12月15日
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