飞利浦半导体
产品数据
80C51的8位闪存微控制器系列
16KB / 32KB / 64KB ISP / IAP闪存与512B / 1KB / 2KB / 8KB RAM
P89C660/P89C662/P89C664/
P89C668
仲裁和同步逻辑
在主发送器模式下，仲裁逻辑将检查
每个发送的逻辑1，实际上出现在我为逻辑1
2
C
总线。如果总线上的其他设备否决逻辑1，拉
SDA线拉低，仲裁失败，并SIO1立即改变
主机发送到从接收器。 SIO1将继续输出
时钟脉冲（ SCL上）直到当前的串行字节传输
完整的。
仲裁也可在主接收器模式丢失。损失
只有当SIO1返回一个“不发生仲裁在此模式下
确认： （逻辑1）总线。仲裁丢失时，另一
总线上的器件将信号为低电平。因为这只能发生在
串行字节的末尾， SIO1不产生进一步的时钟脉冲。
图4示出了仲裁程序。
同步逻辑将同步串行时钟发生器
与时钟脉冲在SCL线从另一设备。如果两个或两个
多个主设备产生时钟脉冲，在“标记”持续时间
通过产生最短的设备判定为“标记”，并
该“空间”的持续时间是由生成该设备确定
最长的“空间”。图5示出了同步过程。
从机可伸展的空间时间慢下来的公交车
高手。空间时间也被拉长的握手
的目的。这可以在每个位或一个完整的字节之后进行
传输。 SIO1将延长SCL空间时间后一个字节
已发送或接收的应答位已
传输。串行中断标志（SI ）被设置，并且在拉伸
一直持续到串行中断标志被清除。
(3)
(1)
(1)
(2)
SDA
SCL
1
2
3
4
8
9
确认
1.另一个设备发送相同的串行数据。
2.另一种设备否决拉SDA线由低SIO1 （主）发送的逻辑1 （虚线） 。仲裁
丢失， SIO1进入从机接收模式。
3. SIO1在从机接收模式，但仍产生时钟脉冲，直到当前的字节传输。 SIO1会
不产生时钟脉冲的下一个字节。 SDA上的数据来源于新主人一旦赢得仲裁。
SU00967
图4.仲裁程序
SDA
(1)
(3)
(1)
SCL
(2)
标志
长短
SPACE期限
1.另一项服务拉SCL线拉低SIO1的“标记”前的持续时间就完成了。串行时钟发生器立即
复位并开始与“空间”持续拉SCL为低电平。
2.另一种设备仍拉SCL线拉低SIO1释放SCL之后。串行时钟发生器被强迫进入等待状态
直到SCL线被释放。
3. SCL线被释放时，以及串行时钟发生器开始与标记的持续时间。
SU00968
图5.串行时钟同步
2002年10月28日
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