飞利浦半导体
产品speci fi cation
CK00 （ 100/133兆赫）扩频差
系统时钟发生器
PCK2022R
框图
PWRDWN
XIN
14.318兆赫
OSC
USB PLL
PWRDWN
拉美经济体系/ B
PWRDWN
SELC
文献[ 0 ] （ 14.318兆赫）
XOUT
48MHz的[0..1] （ 3 V ）
HOST [0..7] （ 100/133兆赫）
I
REF
IBIAS
PWRDWN
SYS PLL
HOST_BAR [0..7] （ 100/133兆赫）
PWRDWN
IOCLK （ 33/66兆赫）
PWRDWN
SEL100/133
逻辑
传播
MULTSEL0
MULTSEL1
SW00666
功能表
SEL100/133
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
拉美经济体系
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SELB
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
SELC
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
主持人
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
低
100兆赫
133兆赫
133兆赫
133兆赫
133兆赫
200兆赫
133兆赫
TCLK/2
133兆赫
48MHz
48兆赫
48兆赫
高阻
高阻
高阻
48兆赫
1
高阻
48兆赫
1
48兆赫
48兆赫
高阻
高阻
48兆赫
48兆赫
1
TCLK/4
48兆赫
1
IOCLK
33.3兆赫
66.7兆赫
33.3兆赫
66.7兆赫
低
33.3兆赫
高阻
66.7兆赫
33.3兆赫
66.7兆赫
33.3兆赫
66.7兆赫
33.3兆赫
33.3兆赫
TCLK/4
66.7兆赫
REFCLK
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
低
14.318兆赫
高阻
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
TCLK
14.318兆赫
注意：
1.这些频率进行调试，并且因此可以改变一个小的量，从列在供应商决定的值。
2000年11月13
4
