2.0引脚说明
表1：
引脚名称
SCLK
VDD
VSS
PD
7..0
RFCLK
MEN1n
SO
SK
LKD
RDI
CMPREF
RSSI
AVD
AVS
TDO
P0 [0]或
UTX
P0 [ 1]或
URX
P0[2]
P0[3]
P0[4]
P0[5]
P0[6]
P0[7]
P1[0]
1
2
3
4-11
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13
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25
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29
30
31
5/analog
2
3
2
2
2
3
3
2
2
5
5b
5
1
5
1
类似物
类似物
类似物
引脚说明
TYPE
5
描述
OUTPUT （斜率控制） 。 CR16A总线接口，系统时钟输出。
数字电源电压
数字地。
三态输出。掉电引脚7 0 PD7,6有12个mA驱动。
OUTPUT （斜率控制） 。 10MHz的时钟输出。显示在逻辑“0”后复位或
体健。
OUTPUT。负载启用。可以同步到LKD输入
三态输出。串行数据输出。
OUTPUT。串行接口的时钟： 1.152兆赫
INPUT 。锁定检测输入同步的目的。
INPUT 。接收的数据。它是可编程的，以反转该输入。
INPUT 。比较器的参考电平。内部一个6位的DAC可以连接到
该引脚用于补偿直流偏移。
INPUT 。 6位ADC的输入端与峰值保持电路。激活了PD0 =低。如果PD0 =
高RSSI的输入将被放电至地。
模拟电源电压
模拟地
三态输出。传输数据。可被编程为被反转。
输入/输出可选的上拉电阻。通用存储器
映射的I / O端口位。 UART数据输出。
输入/输出可选的下拉电阻。通用存储器
映射的I / O端口位。 UART数据输入。
输入/输出可选的上拉电阻。通用存储器
映射的I / O端口位。可切换为ADPCM / CODEC测试点。
输入/输出可选的上拉电阻。通用存储器
映射的I / O端口bit.Can切换到ADPCM /编解码器的测试点。
输入/输出可选的上拉电阻。通用存储器
映射的I / O端口位。可切换为ADPCM / CODEC测试点。
输入/输出可选的下拉电阻。通用存储器
映射的I / O端口位。可切换为ADPCM / CODEC测试点。
输入/输出可选的下拉电阻。通用存储器
映射的I / O端口位。可切换为ADPCM / CODEC测试点。
输入/输出可选的上拉电阻。通用存储器
映射的I / O端口位。可切换为ADPCM / CODEC测试点。
输入/输出可选的上拉电阻，12 mA驱动电流。一般
用内存映射I / O端口位。可以被编程，以产生一个内部
中断。
输入/输出可选的上拉电阻，12 mA驱动电流。一般
用内存映射I / O端口位。可以被编程，以产生一个内部
中断。
输入/输出可选的上拉电阻，12 mA驱动电流。一般
用内存映射I / O端口位。可以被编程，以产生一个内部
中断。
输入/输出可选的上拉电阻，12 mA驱动电流。一般
用内存映射I / O端口位。可以被编程，以产生一个内部
中断。
输入/输出可选的上拉电阻，12 mA驱动电流。一般
用内存映射I / O端口位。可以被编程，以产生一个内部
中断。
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www.national.com
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版权所有1998年美国国家半导体公司
