S I3 03 5
FSYNC
（M ODE 0 ）
FSYNC
（模式1 ）
D15 D14 D13
D 12 D11 D10
A
A
A
D9
A
D8
A
D7
D
D6
D
D5
D
D4
D
D3
D
D2
D
D1 D0
D
D
SDI
0
0
0
读/写
SDO
图22.二次通信数据格式，写周期
F
UP1
F
PLL1
DIV
25
F
UP2
1
0
F
PLL2
MCLK
DIV N1
8位
PLL1
DIV M1
8位
DIV N2
4位
PLL2
DIV M2
4位
DIV
5
1024·Fs
0
1
DIV
16
CGM
位
图23.时钟发生器子系统
双PLL方案的体系结构允许快速
锁定时间的初始启动，快速锁定时间
改变调制解调器的采样率，高抗干扰，
并改变调制解调器采样率与能力
单寄存器写入。大量的MCLK
1 MHz和60 MHz之间的频率支持。
MCLK应该是从一个干净的来源，最好是
直接从具有恒定频率和晶体无
下降脉冲。
在串行模式2中， Si3021作为从设备。
时钟发生器被配置为（默认）来设置
SCLK输出等于MCLK输入。净效应是
时钟发生器乘以MCLK输入的20。
从模式工作的进一步详情，请参阅"Multiple
25页的设备Support" 。
编程时钟发生器
如在图23中，时钟发生器必须输出一个指出
时钟等于1024呋喃，其中Fs是所需
采样率。 1024 Fs的时钟是通过确定
以下寄存器编程：
＆ QUOT ;
＆ QUOT ;
寄存器7 -N1分频器， 8位。
寄存器8 -M1分频器， 8位。
寄存器9 - N 2 / M 2分频器， 4比特/ 4比特。
注册10 - CGM ， 1位。
当使用Si3035调制解调器应用中，
时钟发生器可以被编程以允许一个单一的
寄存器写入来改变调制解调器的采样率。
这些标准的采样率示于表17 。
下面的程序设计方法进行说明。
22
修订版1.2
