SMJ34020A
图形系统处理器
SGUS011B - 1991年4月 - 修订1995年8月
引脚功能（续）
针
名字
SCLK
I / O =
I
描述
视频接口（续）
串行数据时钟。 SCLK是一样的，其驱动VRAM的串行数据寄存器中的信号。 SCLK允许SMJ34020A
跟踪VRAM串行数据寄存器数量，提供串行寄存器传输和中线重载周期。 （ SCLK可以
是异步VCLK ;然而，它通常具有一个频率为VCLK的频率的倍数） 。
视频时钟。 VCLK从视频系统的像点时钟的多个派生并在内部用于驱动视频
时序逻辑。
垂直同步。垂直同步是用于控制外部视频电路的垂直同步信号。 VSYNC可以被编程为
是输入或通过修改DPYCTL寄存器的控制位的输出。
作为输出， VSYNC是由SMJ34020A的片上视频定时器产生的低电平有效的垂直同步信号。
作为输入， VSYNC同步SMJ34020A视频控制寄存器外部产生的垂直同步
脉冲。实际的同步可以被编程为开始，在任何水平线上;这允许任何
信号外部流水线。
紧接着复位， VSYNC被配置为输入。
VCLK
VSYNC
I
I / O
I =输入， O =输出
功能框图
HA5 - HA31
HBS0 - HBS3
HCS
HREAD
HWRITE
提示
HRDY
HDST
HOE
GI
R0
R1
EMU0
EMU1
EMU2
EMU3
CLKIN
LCLK1
LCLK2
27
4
主持人
地址
LATCH
PC
ST
主持人
接口
注册
文件
注册
文件B
SP
缓存
LRU
DRAM /
VRAM
接口
解码
当地
内存
和
公共汽车
定时
4
I / O
REGS
缓冲器/
分页模式
注册
MUX
公共汽车
控制
32
13
LAD0 - LAD31
RCA0 - RCA12
DDIN
DDOUT
RAS
CAS0 - CAS3
WE
TR / QE
ALTCH
SF
PGMD
SIZE16
LRDY
BUSFLT
CAMD
VSYNC
HSYNC
CSYNC / HBLNK
CBLNK / VBLNK
VCLK
SCLK
多
处理器
接口
仿真
接口
ALU
系统
钟
公共汽车
接口
桶
移
微控制ROM
复位和中断
视频
定时
和
控制
RESET ， LINT1 ，
LINT2
8
邮政信箱1443
休斯敦，得克萨斯州77251-1443
