0.5 LSB
DNLE
-0.5 LSB
0.5 LSB
茵莱
-0.5 LSB
0
DNLE ，茵莱图解
CODE
4095
使用本SP9600
外部参考
在R-2R DAC输入电阻的代码依赖新生
凹痕和最小（ 11KΩ ）的代码1365和
2731.而且，它几乎是无限的，在代码0。因为
的基准的代码相关性质
投入，高品质，低输出阻抗
放大器应该被用来驱动在V
REF
和
AGND输入。
串行时钟和更新速率
该
SP9600
最大串行时钟速率（SCLK）
由1 /（吨定
CH
+t
CL
），它是约
12.5兆赫。该数字字的更新率被限制
通过芯片选择周期，这是12× SCLK
时间加上CS高脉冲宽度t
CSW
。这
等于1
s
或1兆赫的更新速率。不过，
DAC的建立时间，以12位为20
s,
哪
为满量程输出转换将限制
更新率50千赫。
逻辑接口
该
SP9600
被设计为与之兼容
的TTL及CMOS逻辑电平。然而，驾驶
数字输入与TTL电平信号将
通过增加该部分的消耗功率
300
A.
为了实现最低的功率
消费使用轨到轨CMOS水平
推动数字输入。
V
REF
DAC
DAC
注册
注册
D
IN
1
移
注册
12
LATCH
12
DAC
+
–
V
OUT
AGND
图1.详细的框图
V
REF
其中...
V
OUT
= V
DAC
D
IN
+
–
AGND
V
DAC
V
OUT
V
DAC
=
(
4096
)
X （V
D
IN
REF
- AGND ） + AGND
图2.传输功能
SP9600DS/04
SP9600 12位，低功耗电压输出D / A转换器
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