STLC5412
引脚功能
（具体的微细线模式）
针
12
名字
BCLK
IN / OUT
IN OUT
描述
位时钟输入或输出视在CMR寄存器中的CMS位。当BCLK是
一个输入端，它的频率可以是8KHz的任何倍数从256 KHz到4096千赫
格式1，2， 3; 512千赫至6176千赫格式4.当BCLK为输出，其
频率为256千赫， 512千赫， 1536千赫， 2048千赫和2560千赫的不同
选择在CR1寄存器。在这种情况下， BCLK被锁定到所恢复的时钟
从线路接收到的。输入或输出BCLK同步与FSA / FSB 。资料中
是， 3。在移入和移出（在BX和溴）的BCLK频率格式1 ， 2
4格式的资料中被移出一半的BCLK频率。
2B + D输入。基本存取数据要发送到线路移入上
下降沿（在BCLK频率或半BCLK频率，如果格式4
被选择）期间，所分配的时隙。当D信道端口
启用时，只有B1 & B2采样Bx的。
当D通道端口连续开启通道时钟输出
模式。资料中被移入和移出（上Dx和博士）在16千赫的下降
和DCLK上升边缘分别。在主控模式下， DCLK是
同步的BCLK 。
当D信道端口被使能的D信道数据输出。 D信道数据是
从UID移出该引脚在2个可选的模式：在TDM模式下的数据
被移出的BCLK频率（或格式的4个半BCLK频率）上
该ridsing边缘时所分配的时隙是激活的。在连续模式
数据是在上连续上升沿DCLK的频率偏移。
当D信道端口被使能的D信道数据输入。 D信道数据是
转向从UID该引脚上的2个可选的模式：在TDM模式下的数据
是在BCLK频率（或格式的4个半BCLK频率）移入上
下降沿时所分配的时隙是激活的。在连续模式
数据是在对连续的下降沿DCLK的频率偏移。
时钟输入MICROWIRE控制通道：数据移入和移出的CI
和CO引脚CCLK频率以下的2种模式。每种模式的CCLK
极性是无动于衷。 CCLK可以是异步的与所有其他的UID时钟。
MICROWIREcontrol通道串行输入：两个字节的数据被移位的UID上
这个引脚上的上升沿或CCLK下降沿取决于工作模式。
MICROWIRE控制通道串行输出： 2个字节的数据被移出
UID在这个引脚上的上升沿或CCLK的下降沿根据的
工作模式。当不使用CS为低电平使能，CO为高阻态。
的Tx超级帧同步。 SFSx的上升沿指示
开始上线的传输超帧。在NT模式SFSx总是
的输出。在LT模式SFSx是输入还是取决于SFS位的输出
在CR2寄存器中。当SFSx输入，它必须是同步的FSA的。在DECT
模式该引脚总是输入的LT配置和使用评价
往返延迟，在NT的配置是用来重新同步输出
DECT帧计数器（参见第25页）
接收超帧同步。 SFSR的上升沿指示
开始上线接收到超帧。 UID提供此输出
只有当CR4中的寄存器ESFR位被设置为1 。
线路信号检测输出（默认配置） ：该引脚为漏极开路
输出通常是在高阻抗状态，但拉低的时候
设备以前在关闭状态功率接收唤醒了从音
行。这个信号被打算用来唤醒微控制器
从低功率空闲模式。在LSD输出追溯到在高
阻抗状态时，该设备上电。
中断输出：锁定漏极开路输出信号通常是高
阻抗和变低以请求一个读周期。待处理的中断数据
移出从CO在下面的读写周期。几个待处理中断
可以内部排队，并可以提供多个中断请求。 INT是
获释后接受CS为低电平，并可以再低时， CS被释放。
片选输入：当该引脚被拉低，数据可以进出转移
从通过CI & CO引脚的UID 。高时，该引脚抑制
MICROWIRE接口。对于正常的读或写操作时， CS必须
拉低16 CCLK周期。
7/74
13
Bx
In
14
DCLK
OUT
15
Dr
OUT
16
Dx
In
17
CCLK
In
18
19
CI
CO
In
OUT
22
SFSx
IN OUT
25
SFSR
OUT
LSD
OUT
26
INT
OUT
27
CS
In
