STLC5412
通过一个12的上升沿vided上SFSx输出
毫秒的周期方波信号。 LT或NT的时候
销25被选作SFSR滴滴ESFR的平均
CR4 ， SFSR是方波开漏输出IN-
dicating线路上的接收到的超帧。 （见
图7）。之前transmisssion ，所有数据，与
例外的同步字，采用了被加扰的
自同步扰码器来进行试样
田间第23阶多项式。解扰IN-
包含在GP接收机。多项式是不同的DE-
悬而未决的方向LT新台币，反之亦然。
发射部分
发送到线路的数据由2B + D的
从数字接口接收到的信道的数据
通过弹性数据缓冲器允许任何相
用线的偏差，激活/去激活
位（ M4），从芯片上的活化序器
CRC码以及数据维护（平信
内尔斯）和其他空闲位的开销信
内尔斯（ M4，M5， M6） 。数据被复用和
然后加入该同步字的扰频，
这是在装置内产生的。脉冲
波形合成，然后驱动所述发射滤波器
之三，这反过来就行信号传递给行
驱动程序。差分线路驱动器输出， LO + ，
LO-被设计成通过驱动变压器
外部终端电路。 A 1 ： 1.5传输
原设计中所示的STLC5412用户
引导，结果在PK 2.5V的信号幅度
标称上线的单季铵化合物的+3
的水平。 （见输出脉冲模板图8 ） 。短期税务局局长
扣器保护包含在输出级;
过电压保护器必须提供克斯特
应受。
在LT的应用，网络参考时钟
由FSA为8kHz时钟输入同步时给出
所发送的数据的行。数字接口
脸上常接受BCLK和FSA信号
从网络，需要从机的选择
模式CR1 。的数字锁相环
上的UID （DPLL 1）允许SCLK频率
是准同步相对于该网
参考时钟（ 8 kHz的输入FSA ） 。有容
ANCE在15.36兆赫的XTAL1振荡器+/-
为100ppm ， DPLL1的锁定范围使
网络时钟频率偏离高达+/-
50ppm的标称。
在LT ，如果DSI选择在主模式下， （米 -
CROWIRE只， CMS位= 1， CR1 ） ， BCLK和FSA
信号输出频率同步
XTAL1输入， 1 DPLL被禁用。
在NT的应用程序，数据被发送到线
与帧相对半到一个相位偏差
如在ANSI待机动指定的接收到的数据
ARD 。
接收部分
接收输入信号应从导出
通过耦合电路中所示的变压器
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用户指南。在前端的接收
段是一个连续的过滤器，它限制了噪声
带宽大约为100kHz 。然后，一个
模拟预消除提供了一定程度的回声
取消为了限制的动态范围
该复合信号，该信号的噪声带宽lim-
由四阶巴特沃斯开关电容资讯科技教育
低通滤波器。的自动增益控制之后，一个
然后13bits A / D转换器采样复合
从回声消除之前接收到的信号
本地发射机通过一个自适应数字的装置
横向滤波器。衰减和失真
从远端接收的信号，致
线，由第二自适应数字均衡
滤波器构成的判决反馈Equal-
izer （ DFE ） ，即恢复平坦信道响应
与最大接收眼图开在宽
电缆衰减特性蔓延。
（基于数字锁相环中的定时恢复电路的数字
锁相环）恢复非常低的抖动
时钟对接收的对称的最佳取样
波士。在15.36MHz晶体振荡器（或者逻辑
电平的时钟输入）提供的参考时钟
DPLL的。在NT的配置， SCLK输出配置
国际志愿组织一个非常低的抖动15.36MHz时钟同步的
从行认列。
接收到的数据，然后检测和飞轮同步
对于chronization电路搜索和锁定到
帧和超帧同步字。 STLC5412
在帧同步时，两个连续的
synchwords已经连续检测。
帧锁将一直保持到6次连续
略去误码检测同步字，这将
使飞轮以尝试重新同步。如果
帧同步丢失的情况持续480ms
该设备将停止搜索，停止和Transmit
婷并自动进入复位状态，
准备再冷启动。当UID是框架
同步的，它是超帧锁定于
第一个超帧同步字检测。无损失
提供超帧同步字。
而接收器是同步的，数据是DE-
加扰使用指定的多项式，与IN-
个别的频道信号分离和传递到
它们各自的处理电路：用户的2B + D的
信道的数据被发送到数字接口
通过弹性数据缓冲器允许任何相
偏差用线;激活/停用
位（ M4 ）被发送到片上激活
音序器; CRC传输到CRC校验
而部分维修数据（ EOC）等
备用比特中的开销信道（ M4，M5， M6）的
被存储在各自的接收寄存器。
在NT的应用中，如果所述数字接口选单片
选择按照主机模式（ CR1 ） BCLK和FSA
时钟输出的相位锁定至所回收的
时钟。如果是在从模式下，即选择NT1-2
应用中，芯片上的弹性缓冲器允许
BCLK和FSA是从外部输入
源，它必须被频率锁定到重新
可察觉线信号，即使用SCLK输出，但
