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STLC5412
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> STLC5412 PDF资料1第16页
STLC5412
位时钟BCLK决定了数据转移率
的数字接口。根据模式SE-
lected ， BCLK的是一个输入可以是任何多
8千赫PLE从256 kHz到6176 kHz或一个输出
放的频率取决于格式和
频率选择。可能的频率是：
256千赫， 512千赫， 1536千赫，
图2：
DSI接口格式：主模式。
2048千赫， 2560千赫。
在格式4采用256KHz的是被禁止的。
BCLK同步于FSA / B帧同步显
宇空。当输出时， BCLK被锁相到
从线路恢复时钟接收。
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