STLC1502
Timer2
UART
双端口RAM
I2C
以太网交换机DMAC1
以太网交换机DMAC2
SPI
DMAC
IRQ1/GPIO18
IRQ2/GPIO19
IKybd
HPI
Timer3
即使只有一个位的位置被定义为FIQ ，中断控制器可驱动该中断源的一个
（ IRQ中断源），通过一个寄存器中，为了产生FIQ中断。
该IRQ中断控制器用于各个不同的中断源的位位置。
所有中断源输入必须是高有效电平触发，并保持有效，直到中断原因
已被取消。
没有硬件优先级方案，也没有任何形式的中断向量的提供，因为这些功能都可以
在软件中提供的。
编程的中断寄存器也被提供给生成软件的控制下中断。
每一个中断源可以被屏蔽。
7.4.1中断控制
IRQ的中断管理是作为在下面的描述：
中断是由给定设备/源产生;
这原因是由IRQRawStatus登记可读;
如果没有被屏蔽（掩码被设置IRQEnableSet和IRQEnableClear复位） ，这将中断
产生一个IRQ信号到ARM和中断源将由IRQStatus的读取是已知
注册。
在ARM将成为该IRQ阅读首先在IRQStatus活动中断请求和意志
与给定的优先级适当的中断程序执行。每个程序必须删除（太快）在
某种程度上它的中断请求源。这导致还用于在所述IRQRawStatus适当位寄存器
之三，并在IRQStatus登记消失。
同样的联锁是本作的FIQ中断。
7.4.2中断控制方案
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