东芝
时序波形
1.时钟，串行输入，串行输出
t
WCLK
TB62726AN ， TB62726AF
时钟
50%
50%
串行输入
50%
t
格局
1
t
HOLD
50%
串行输出
50%
t
PLH
/ t
PHL
2.时钟，串行-IN ， LATCH ， ENABLE ， OUTn的
时钟
50%
串行输入
LATCH
t
格局
2
50%
t
瓦特LAT
50%
启用
t
格局
3
50%
t
瓦特ENA
50%
OUTN
t
PLH
1 / t
PHL
1
3. OUTn的
90%
OUTN
10%
t
Of
10%
t
Or
50%
t
PLH
2 / t
PHL
2
t
PLH
3 / t
PHL
3
90%
TB62726AN ， TB62726AF （ Ver.5 ） 2002年11月20日
th
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