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图15 。
SRAM ：写周期（ TRLX = 1 ， CSNTQ = 1 ， TCYC = 0 ）
S0
CLKO1
（输出）
A31-A0
（输出）
AS
（输出）
9C
DS
（输出）
11A
9B
CSX
（输出）
14C
WEX
（输出）
读/写
（输出）
20
22
46
47A
DSACK0
（ I / O）
31A
DSACK1
（ I / O）
D31-D0
（输出）
23
PRTY0-PRTY3
（输出）
55
26
25A
17A
13A
12A
S1
S2
S3
S4
S5
注意：
所有定时被示为具有相对于0.8V和2.0V的水平。
图16 。
异步总线仲裁 - 总线空闲案例
CLKO1
（输出）
A31-A0
（输出）
D31-D0
（输出）
AS
（输出）
BR
（输入）
35
BG
（输出）
33
BGACK
（输入）
47A
BCLRO
（输出）
60
61
34
47A
37
47A
47A
30
TS68EN360
2113A–HIREL–03/02
