TSC2100
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SLAS378- 2003年11月
在48 ksps的去加重错误
去加重误差相对于理想的频率响应为FS = 48千赫
0.3
0.25
0.2
0.15
增益 - 分贝
0.1
0.05
0
0.05
0.1
0
0.5
1
1.5
频率 - 赫兹
2
2.5
x 104
PLL编程
片上的PLL中的TSC2100可用于从广泛的MCLK的，可以在一个的产生取样时钟
系统。锁相环的工作原理是产生过采样时钟相对于Fsref （ 44.1 kHz或48 kHz）的。频分
产生所有其它的内部时钟。下表给出了PLL的样本程序注册了一些标准
MCLK的PLL时是必需的。每当MCLK为N * 128 * Fsref （n = 2,3 ...）的形式下，锁相环并不是必需的。
Fsref = 44.1千赫
MCLK （兆赫）
2.8224
5.6448
12
13
16
19.2
19.68
48
P
1
1
1
1
1
1
1
4
J
32
16
7
6
5
4
4
7
D
0
0
5264
9474
6448
7040
5893
5264
实现的FSREF
44100.00
44100.00
44100.00
44099.71
44100.00
44100.00
44100.30
44100.00
误差（％）
0.0000
0.0000
0.0000
0.0007
0.0000
0.0000
0.0007
0.0000
Fsref = 48千赫
MCLK （兆赫）
2.048
3.072
4.096
6.144
8.192
12
13
16
19.2
19.68
48
68
P
1
1
1
1
1
1
1
1
1
1
4
J
48
32
24
16
12
8
7
6
5
4
8
D
0
0
0
0
0
1920
5618
1440
1200
9951
1920
实现的FSREF
48000.00
48000.00
48000.00
48000.00
48000.00
48000.00
47999.71
48000.00
48000.00
47999.79
48000.00
误差（％）
0.0000
0.0000
0.0000
0.0000
0.0000
0.0000
0.0006
0.0000
0.0000
0.0004
0.0000
