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WM8750L
线路输出
产品预览
的模拟输出， LOUT1 / ROUT1和LOUT2 / ROUT2 ，可作为线路输出。
此外， OUT3和MONOOUT可以作为一个立体声线路输出通过设置OUT3SW = 11 （寄存器。
24 ），并确保寄存器38和39 （单声道的混音的内容）是相同的寄存器。 34和35
（离开了混合） 。推荐的外部元件如下所示。
C1
1uF
LOUT1/2
或OUT3 （ OUT3SW = 11 ）
R1
100欧姆
LINE -OUT
插座
（左）
WM8750L
ROUT1/2
或MONOOUT
C2
1uF
R2
100欧姆
AGND
AGND
LINE -OUT
插座
（右）
图11推荐电路的输出线
隔直流电容器和负载电阻共同决定了较低的截止频率，
f
c
。假设一个10欧姆的负载和C1 ， C2 = 1μF ：
f
c
= 1 / 2π (R
L
+R
1
) C
1
= 1 /（ 2 X 10.1k X 1F ）= 16赫兹
增大电容降低F
c
，提高了低音响应。 C1和C2的值越小，将
减少低音响应。 R1和R2的功能是保护不受损坏线路输出
使用不当的时候。
数字音频接口
数字音频接口用于输入DAC数据进WM8750L并输出ADC数据
从它。它采用5引脚：
ADCDAT ： ADC数据输出
ADCLRC ： ADC数据对齐的时钟
DACDAT ： DAC输入数据
ADCLRC ： DAC数据对齐的时钟
BCLK ：位时钟同步
时钟信号BCLK ， ADCLRC和DACLRC可输出时WM8750L操作为
主，或输入时，它是一个奴隶（见主从模式操作，如下图） 。
四种不同的音频数据格式的支持：
左JUSTI网络版
右JUSTI网络版
2
IS
DSP模式
所有这四种模式都是高位在前。它们中的音频数据格式描述的，如下。参阅
电气特性部分，时序信息。
Master和Slave模式操作
该WM8750L可配置为主机或从机模式的设备。作为主设备的
WM8750L生成BCLK ， ADCLRC和DACLRC ，从而控制数据的排序
在转移ADCDAT和DACDAT 。在从模式下， WM8750L响应数据时钟非
接收通过数字音频接口。该模式可通过写入MS位选择（见
表23 ） 。主从模式如下图所示。
BCLK
ADCLRC
WM8750
编解码器
DACLRC
ADCDAT
DACDAT
DSP
编码器/
解码器
WM8750
编解码器
BCLK
ADCLRC
DACLRC
ADCDAT
DACDAT
DSP
编码器/
解码器
注： ADC和DAC能够以不同的采样率运行
注： ADC和DAC能够以不同的采样率运行
图12主模式
图13从模式
PP版本1.77 2003年5月
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