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R
XC3000系列现场可编程门阵列
写入FPGA
WS ， CS0 ， CS1
CS2
T
CA
1
2
T
DC
D0-D7
有效
T
CD
3
CCLK
4 T
WTRB
RDY / BUSY
T
忙
6
DOUT
D6
D7
前一个字节
D0
D1
D2
新的字节
X5992
写
描述
需要有效的写入时间
（ CS0 ， CS1 ， CS2 ， WS的断言）
要求DIN建立时间
要求DIN保持时间
WS结束后， RDY / BUSY延迟
的BUSY结束后，最早明年WS
1
2
3
4
5
6
符号
T
CA
T
DC
T
CD
T
WTRB
T
RBWT
T
忙
民
100
60
0
最大
单位
ns
ns
ns
ns
ns
60
0
2.5
9
RDY
BUSY低时生成
CCLK
期
注：1.在加电时，V
CC
必须上升，从2.0 V到V
CC
分在小于25毫秒。如果这是不可能的，配置可以由被延迟
保持复位低到V
CC
已成为4.0V （2.5V为XC3000L ） 。一个很长的V
CC
上升>100毫秒的时间，或
非单调上升的V
CC
可能要求>6-
的高层次的复位，随后>6-
●低层次上的RESET和D / P
经过V
CC
已成为4.0V （2.5V为XC3000L ） 。
2.配置必须延迟，直到所有的FPGA的INIT为高。
3.时间从WS的一端到CCLK周期进行数据的新字节依赖于前面的字节处理和完成
为CCLK的内部定时发生器的相位。
4. CCLK和DOUT定时在从模式下进行测试。
5. T
忙
表示该双缓冲并行 - 串行转换器尚未准备好接收新数据。最短的牛逼
忙
当一个字节装入一个空的并行 - 串行转换器发生。当一个新的词是出现时间最长的TBUSY
加载到所述第二级缓冲器之前的输入寄存器已经开始移出数据。
注意：
此时序图显示很轻松的要求：数据不需要召开超出WS的上升沿。忙
WS结束后，会去主动在60纳秒。 BUSY将保持活跃的几微秒。 WS可以断言
的BUSY结束之后。
图28 ：外设模式编程开关特性
7-30
1998年11月9日（版本3.1 ）
