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R
XC3000系列现场可编程门阵列
在FPGA芯片的左上角的缓冲驱动
这是提供给所有的K逻辑块的输入全球净。
使用全局缓冲器的时钟信号提供
歪斜的，高扇出，同步时钟的使用在任何
或所有的IOB和CLB中的。配置位用于K
输入到每个逻辑块可以选择该行的全球或
另一路由资源作为时钟源来
触发器。这个网还可以被编程以驱动模
对于IOB边缘时钟线使用。增强的速度， CMOS
门槛，直接访问该缓冲区可在节
OND从左边顶垫死亡的边缘。
在阵列的右下角的缓冲驱动hori-
宗塔尔延绳钓，可以驱动程序连接
在每个互连列垂直延绳钓。这
轮换缓冲区还具有低偏移和高扇出。该
通过此备用缓冲区的延绳钓形成网络可以
选择驱动的CLB的K个输入。 CMOS阈值
老，高速访问该缓冲器是可从
从右侧管芯边缘的底部第三垫。
的三态缓冲器的控制使他们能够实现宽
复用功能。任何三态缓冲器的输入可以是
通过硐选择驱动器的水平长线公交车
决于它的三态控制线的低逻辑电平。看
图16 。
用户被要求以避免争用哪个
可能是由于多个驱动程序与对立的逻辑电平。
通过驱动同一信号控制的三态输入的
缓冲器输入，创建一个开漏线与功能。
逻辑高电平，两个缓冲器输入端产生高阻抗
ANCE ，表示没有争。逻辑低电平启用
缓冲器以驱动延绳钓低。看
图17 。
引体向上
电阻可在延绳钓的每一端，以亲
韦迪一个高输出时，所有连接的缓冲器都是非CON-
管道。这就形成了快速，广泛的选通功能。当数据
驱动器的输入端，和单独的信号驱动所述三态
控制线，这些缓冲区形成复用器（ 3-状态巴士─
SES ） 。在这种情况下，必须小心使用以防止争用
通过冲突的水平上多个活动缓冲区
公共线。每个水平延绳钓也带动了一
防止不确定的浮动水平弱保持电路
通过保持先前的逻辑电平，当行不
由有源缓冲器或一个上拉电阻器来驱动。
图18
显示三态缓冲器，延绳钓和上拉电阻。
内部总线
一对三态缓冲器，位于相邻的CLB ， per-
MITS逻辑来驱动水平延绳。逻辑运算
双向
互联
缓冲器
全球净
3竖长
行，每列
7
I / O时钟
GG
GH
P48
水平长线
上拉电阻
水平长线
振荡器
扩增fi er输出
P47
P47的DirectInput的
与辅助缓冲区
晶体振荡器
卜FF器
三态输入
HG
HH
BCL
KIN
OS
C
3态控制
.L .lk
.q
.ck
.Q
P46
D
P
G
M
3-STATE BUFFER
轮换缓冲区
P40
P41
P42
P43
RST
X1245
图18 ：设计编辑器。
可能的互连在XC3020A的右下角一个额外的大图。
1998年11月9日（版本3.1 ）
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