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R
XC5200系列现场可编程门阵列
主串行模式
在主串行模式下，铅的FPGA的CCLK输出
驱动赛灵思串行PROM的饲料FPGA的DIN输入。
在CCLK输出的每个上升沿递增该串行
PROM内部地址计数器。下一个数据位被置于
该SPROM数据输出，连接到FPGA的DIN引脚。
领先的FPGA在接受随后的崛起这个数据
CCLK边缘。
领先的FPGA则呈现前导数据和所有
数据溢出的含铅设备上的DOUT引脚。
有1.5 CCLK周期内部流水线延迟，
这意味着，DOUT上的落下的CCLK的变化
缘，并在菊花链中下一个的FPGA接收数据
在随后的上升沿CCLK的边缘。
在比特流中产生的软件，用户可以指定
快的ConfigRate ，其中，在开始的几个比特到第一
框架，增加了CCLK频率的12倍。
从标称1MHz的值增加时，标称12
兆赫。可以肯定的是，串行PROM和奴隶是快速
足以支持此数据速率。中期的ConfigRate
选项改变频率到一个标称6兆赫。
XC2000 ， XC3000 / A和XC3100A设备不支持
快速或中的ConfigRate选项。
该SPROM CE输入可以从最不发达国家和驱动
DONE 。用最不发达国家避免了潜在的争用DIN
脚，如果这个引脚配置为用户I / O ，但最不发达国家则是
限于CON组后一个永久高用户输出
成形。使用DONE也可避免在DIN争，
只要调用I / O选项启用前DONE 。
图28 114页
显示了一个完整的主/从系统。
最左边的设备处于主串行模式。
主串行模式通过一个<000>的模式
销（ M2，M1 ， M0） 。
CCLK
（输出）
2 T
成套工具
1
在串行数据
T
DSCK
n
n+1
n+2
7
n
X3223
串行DOUT
（输出）
n–3
n–2
n–1
CCLK
描述
DIN安装
DIN举行
符号
1
T
DSCK
2
T
成套工具
民
20
0
最大
单位
ns
ns
注： 1。上电时， Vcc的一定上升，从2.0 V至VCC最小值，在不到25毫秒，否则拉动计划推迟CON组fi guration
低到Vcc为有效。
2.主串行模式时序是基于在从模式下进行测试。
图30 ：主串行模式编程开关特性
在两个主并行模式，领先FPGA直接
满足工业标准的字节宽度的EPROM中，并且
接受八个数据位只是递增或递减前
门庭地址输出。
这八个数据位序列中处于领先FPGA ，这
然后提出了序言数据和高估的所有数据
流动的铅设备上的DOUT引脚。有一个跨
1.5 CCLK周期最终延误， CCLK的上升沿后
接受数据的一个字节（和也改变EPROM的
地址），直至落CCLK的边缘，使LSB的
该字节（ D0 ）出现在DOUT 。这意味着，DOUT
在下降沿CCLK的边缘变化，并在接下来的FPGA的
菊花链接受对后续的上升沿数据
CCLK边缘。
PROM的地址引脚，可递增或递减
mented ，这取决于MODE引脚设置。此选项
允许在FPGA与各种各样的共享PROM的
微处理器和微控制器。有些处理器
必须从内存的底部启动（全零），而oth-
器必须从顶部引导。该FPGA是灵活的，可以
从MEM-的两端装载了CON组fi guration流
ORY 。
主并行模式被选中的一个<100>
模式引脚（ M2 ， M1 ， M0 ） 。 EPROM的地址开始
00000和增量。
主并行模式下，选择通过在一个<110>
模式引脚。 EPROM的地址开始3FFFF和
递减。
1998年11月5日（版本5.2 ）
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