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应用说明
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XCR3128A ： 128宏单元
CPLD具有增强的时钟
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DS035 （ V1.2 ） 2000年8月10日
产品speci fi cation
特点
业界首款TotalCMOS PLD - 无论是CMOS设计
和工艺技术
快速零功率（ FZP ）设计技术规定
超低功耗以及超高速
3V ，在系统可编程（ ISP）使用JTAG
接口
- 片超高压代
- ISP命令包括：启动，擦除，编程，
VERIFY
- 支持多个ISP编程平台
- 4针JTAG接口（ TCK ， TMS ， TDI ， TDO ）
- JTAG命令包括：旁路， IDCODE
7.5纳秒高速管脚到管脚延迟
小于100的超低静态功耗
A
5V耐压I / O来支持混合电压系统
100％的可路由100 ％的利用率，而所有的引脚和
所有的宏单元都是固定的
确定性的时序模型是非常简单的
利用
多达20个时钟可
支持复杂的异步时钟。
创新XPLA 架构结合了高速
极端的灵活性
1000擦除/编程周期保证
20年数据保留保证
逻辑扩展到37项产品
先进的0.35μ ê
2
CMOS工艺
安全位可以防止未经授权的访问
采用工业标准设计输入和验证
和Xilinx CAE工具
可重新编程的使用行业标准的设备
编程器
创新的控制期限结构提供了两种总和
在每个逻辑块的条款或产品方面：
- 可编程三态缓冲器
- 异步宏单元寄存器预置/复位
- 最多两个异步时钟
全球可编程三态引脚便于"bed
不使用逻辑资源nails"测试
可在TQFP和VQFP封装
可在商用和工业级
工业级工作于2.7V至3.6V
描述
该XCR3128A CPLD （复杂可编程逻辑
装置）是了CoolRunner的成员
系列CPLD产品
赛灵思。这些器件结合了高速和零
功率在128宏单元CPLD 。随着FZP设计技
NIQUE的XCR3128A提供真正的引脚对引脚速度7.5
纳秒，而同时提供功率小于
100
A
在待机状态，而不需要“涡轮比特'或其他
省电方案。取代传统意义上的
放大器的方法实现乘积项（一技
NIQUE已经由于双极时代用于PLD）的
与纯CMOS门电路级联链中，动态
功率也比任何竞争大大降低
CPLD 。这些器件是第一TotalCMOS可编程逻辑器件，如
它们同时使用CMOS工艺技术
和
在巳
ented全CMOS FZP设计技术。
赛灵思CPLD的FZP利用专利XPLA
（扩展可编程逻辑阵列）架构。该
XPLA架构结合了解放军的最佳功能
和PAL型结构，以提供高速和灵活
逻辑分配导致的卓越能力，使
设计有固定引脚的变化。该XPLA结构
每个逻辑块提供了五个快捷7.5 ns的PAL路径
每路输出专门的产品条款。这PAL路径加盟
通过附加的PLA结构部署32个池
产品方面，以一个完全可编程的或阵列可
分配解放军产品条款中的任何逻辑输出
块。这种组合允许逻辑将分配艾菲
ciently整个逻辑块和支持多达
37产品条款上的输出。速度与逻辑
从解放军阵列分配到输出只有1.5纳秒，
不管PLA乘积项的数目的使用，这
结果，在最坏的情况下吨
PD
从任何引脚对任何的只有9 NS
其他引脚。此外，逻辑是共同的多个输出
看跌期权可以被放置在一个单一PLA乘积项和
经由或阵列在多个输出端共享，有效
提高设计密度。
该XCR3128A CPLD是通过行业标准的支持
CAE工具（ Cadence公司/ OrCAD的，示例逻辑，导师，同步
opsys ， Synario ， Viewlogic系，和Synplicity ） ，使用文本
（ ABEL ， VHDL ， Verilog的）和/或原理图输入。设计ver-
ification使用行业标准的模拟器功能
和时序仿真。显影支撑在per-
SONAL电脑，SPARC和HP平台。设备配件
采用了Xilinx公司开发的工具， XPLA专业（可
在赛灵思网站） 。
DS035 （ V1.2 ） 2000年8月10日
www.xilinx.com
1-800-255-7778
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