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IN
R1
IN
R1
EN
R1
512
GD *
0
1
256
GD *
0
1
128
GD *
0
1
64
GD *
0
1
32
GD *
0
1
16
GD *
0
1
8
GD *
0
1
4
GD *
0
1
2
GD *
0
1
1
GD *
0
1
1
GD *
0
1
Q
Q
MC10EP195 ， MC100EP195
图2.逻辑图
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LEN
R1
设置最小
SET MAX
R1
10位锁存器
R1
5
V
BB
V
CF
V
EF
V
EE
R1
D8
R1
D7
R1
D6
R1
D5
R1
D4
R1
D3
R1
D2
R1
D1
R1
D0
R1
D9
级联
LATCH
级联
* GD = （ GATE DELAY）约10 ps的延迟每个门
（最低固定延迟约2.2纳秒）
D10
R1
