位置：首页 > IC型号导航 > 首字符D型号页 > 首字符D的型号第609页 > DSP96002FE40 > DSP96002FE40 PDF资料 > DSP96002FE40 PDF资料2第8页
飞思卡尔半导体公司
SIGNAL /连接描述
时钟
时钟
表1-4
时钟信号
信号名称
CLK
TYPE
输入
国家在
RESET
输入
信号说明
时钟输入
至CLK是一种高频率的处理器时钟
输入。的频率是两倍，指令速度。如
所示
图1-2
时，内部相位发生器分
CLK分为四个阶段（T
0
, t
1
, t
2
和T
3
） ，这是基本的
指令执行周期。附加吨
w
相位
可选择生成插入等待状态（ WS ）为
指令执行。等待状态是由配对形成
一件T
2
和T
w
阶段。 CLK应连续带46-
54 ％的占空比。
飞思卡尔半导体公司...
指令周期
t
0
CLK
无等待状态
t
1
t
2
t
3
t
0
t
1
t
2
指令周期
两个等待状态
t
w
t
2
t
w
t
2
t
3
图1-2
时钟输入和指令周期时序
1-4
DSP96002 / D ，第2版
欲了解更多有关该产品，
转到： www.freescale.com
摩托罗拉
