DS2720
I / O信令
1- Wire总线需要严格的信令协议来保证数据的完整性。所使用的四个协议
DS2720的初始化过程（复位脉冲之后出现脉冲） ，写0，写1 ，读
数据。所有这些类型的，除了存在脉冲信令都由总线主机发出。
开始与DS2720通信时所需的初始化时序如图12所示。
下一个复位脉冲应答脉冲表明DS2720已经准备好接收网络地址命令。
总线主机发送（ TX）一个复位脉冲吨
RSTL
。然后总线主机释放总线并进入
接收（Rx）模式。 1- Wire总线，然后拉高通过上拉电阻。之后检测所述
上升沿DQ引脚时， DS2720等待吨
PDH
然后发送应答脉冲在t
PDL
.
图12. 1 - WIRE初始化顺序
t
RSTL
t
PDH
DQ
V
SS
线路类型图例：
BUS MASTER有源低
BOTH总线主机和
DS2720有源低
DS2720有源低
电阻上拉
t
RSTH
t
PDL
V
DQ
写时隙
当总线主机将1 -Wire总线从逻辑高（无效） A级写时隙开始
到一个逻辑低电平。有两种类型的写时隙：写1和写0。所有写时隙必须
为t
SLOT
(60
m
s到120
m
多个）的持续时间为1
m
s最小恢复时间t
REC
，周期之间。该
DS2720样本之间15的1 - Wire总线
m
s和60
m
行S后下降。如果该线为高时
取样，写1时。如果该行是低采样时，写0 （见图13 ） 。用于总线
主机产生写1时隙，总线必须被拉低，然后释放，让行
在15个被拉高
m
在写时隙开始后第对于主机若要产生写0次
插槽，总线必须被拉低，并在写时隙期间保持低电平。
读时隙
当总线主机将来自逻辑高电平的1 - Wire总线为读时隙开始
逻辑低电平。总线主机必须使总线为低电平至少1
m
s和然后松开，以使
DS2720输出有效数据。然后总线主机可以品尝到数据T
RDV
(15
m
S）由的开始
读时隙。由读时隙结束时，则DS2720释放总线并允许其是
通过外部上拉电阻拉高。所有读时隙必须满足t
SLOT
(60
m
s到120
m
S）的持续时间
用1
m
s最小恢复时间t
REC
，周期之间。参见图13以获取更多信息。
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