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AD6634
一般时序特性
1, 2
参数（条件）
CLK时序要求
CLK周期
t
CLK
t
CLKL
CLK宽度低
t
CLKH
CLK宽高
RESET
时序要求
t
器RES1
RESET
宽度低
输入宽带数据时序要求
t
SI
INPUT TO
OCLK
建立时间
t
HI
INPUT TO
OCLK
保持时间
温度
满
满
满
满
满
满
TEST
水平
I
IV
IV
I
IV
IV
IV
IV
IV
民
12.5
5.6
5.6
30.0
2.0
1.0
3.3
2.0
1.0
10.0
AD6634BBC
典型值
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
0.5
×
t
CLK
0.5
×
t
CLK
电量指示灯输出开关特性
t
DLI
OCLK
李（A -A ，B ; B-A ， B）输出延迟时间全部
同步时序要求
t
SS
SYNC （A ， B，C ，D ），以
OCLK
建立时间
t
HS
SYNC （A ， B，C ，D ），以
OCLK
保持时间
串行口控制时序要求
开关特性
2
t
SCLK
SCLK周期
SCLK低电平时间
t
SCLKL
t
SCLKH
SCLK高电平时间
输入特性
t
SSI
SDI到
↑ SCLK
建立时间
t
恒指
SDI到
↑ SCLK
保持时间
满
满
满
满
满
满
满
IV
IV
IV
IV
IV
16
3.0
3.0
1.0
1.0
ns
ns
ns
ns
ns
并行端口时序要求（主模式）
开关特性
3
t
DPOCLKL
OCLK
to
μPCLK
延迟（ 1分频）
满
满
t
DPOCLKLL
OCLK
to
μPCLK
延迟（除以2，4，或8）
t
DPREQ
OCLK
to
↑ PxREQ
延迟
t
民进党
OCLK
以过氧化物酶[15：0 ]延迟
输入特性
t
SPA
PxACK到
μPCLK
建立时间
t
百帕
PxACK到
μPCLK
保持时间
并行端口时序要求（从模式）
开关特性
3
t
POCLK
PCLK周期
满
t
POCLKL
PCLK低周期（当PCLK除数= 1 ）
满
PCLK高电平期间（当PCLK除数= 1 ）
满
t
POCLKH
OCLK
to
↑ PxREQ
延迟
t
DPREQ
t
民进党
OCLK
以过氧化物酶[15：0 ]延迟
输入特性
PxACK到
μPCLK
建立时间
t
SPA
t
百帕
PxACK到
μPCLK
保持时间
连接端口时序要求
开关特性
3
t
RDLCLK
μPCLK
to
↑ LxCLKOUT
延迟
μPCLK
to
↑ LxCLKOUT
延迟
t
FDLCLK
t
RLCLKDAT
↑ LCLKOUT
至LX [ 7 ： 0 ]延迟
t
FLCLKDAT
↑ LCLKOUT
至LX [ 7 ： 0 ]延迟
IV
IV
6.5
8.3
10.5
14.6
1.0
0.0
ns
ns
ns
ns
ns
ns
+7.0
–3.0
I
IV
IV
12.5
2.0
2.0
0.5
×
t
POCLK
0.5
×
t
POCLK
10.0
11.0
ns
ns
ns
ns
ns
ns
ns
1.0
1.0
满
满
满
满
IV
IV
IV
IV
0
0
2.5
0
2.9
2.2
ns
ns
ns
ns
笔记
1
所有的时序规范有效的超过2.25 V的VDD范围为2.75 V和VDDIO范围为3.0 V至3.6 V.
2
C
负载
= 40 pF的所有输出，除非另有说明
3
时序参数为Px活性[ 15 ： 0 ] ， PxREQ ， PxACK ， LxCLKOUT ，LX [ 7 ： 0 ]申请端口A和B（ x代表A或B ） 。
特定网络阳离子如有更改，恕不另行通知。
–8–
第0版
