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CY25100
AC电气特性
[1]
参数
DC
描述
输出占空比
输出占空比
SR1
SR2
SR3
SR4
T
CCJ1[2]
上升沿斜率
下降沿摆率
上升沿斜率
下降沿摆率
周期到周期抖动
SSCLK （引脚7 ）
周期到周期抖动
SSCLK （引脚7 ）
周期到周期抖动
REFCLK （引脚6 ）
掉电时
（引脚4 = PD ＃ ）
输出禁止时间
（引脚4 = OE ）
输出使能时间
（引脚4 = OE ）
上电时间，
晶体被用来
上电时间，
参考时钟被用来
条件
SSCLK ，测得V
DD
/2
REFCLK ，测得V
DD
/2
CLKIN的占空比= 50 ％时的输入偏置
SSCLK从3至100MHz ;从3到100的REFCLK
兆赫。 20 ％的V -80％
DD
SSCLK从3至100MHz ;从3到100的REFCLK
兆赫。 80 ％的V -20 ％
DD
SSCLK从100到200兆赫; REFCLK为100
166 MHz的20 ％的V -80％
DD
SSCLK从100到200兆赫; REFCLK为100
166 MHz的80 ％V -20 ％
DD
CLKIN = SSCLK = 166 MHz时， 2 ％的利差， REFCLK关闭
CLKIN = SSCLK = 66 MHz时， 2 ％的利差， REFCLK关闭
CLKIN = SSCLK = 33 MHz时， 2 ％的利差， REFCLK关闭
T
CCJ2[2]
CLKIN = SSCLK = 166 MHz时， 2 ％的利差，对REFCLK
CLKIN = SSCLK = 66 MHz时， 2 ％的利差， REFCLK上
CLKIN = SSCLK = 33 MHz时， 2 ％的利差， REFCLK上
T
CCJ3[2]
CLKIN = SSCLK = 166 MHz时， 2 ％的利差，对REFCLK
CLKIN = SSCLK = 66 MHz时， 2 ％的利差对REFCLK
CLKIN = SSCLK = 33 MHz时， 2 ％的利差， REFCLK上
t
STP
T
OE1
T
OE2
t
PU1
t
PU2
从PD ＃下降沿停止输出时间
（异步）
从OE下降沿停止输出时间
（异步）
从OE上升沿时间，在一个有效的频输出
昆西（异步）
从上升沿PD ＃到输出的有效时间频
昆西（异步）
从上升沿PD ＃到输出的有效时间频
昆西（异步） ，参考在正确的时钟
频率
分钟。
45
40
0.7
0.7
1.2
1.2
–
–
–
–
–
–
–
–
–
–
–
–
–
–
典型值。
50
50
1.1
1.1
1.6
1.6
90
100
130
100
105
200
80
100
135
150
150
150
3.5
2
马克斯。
55
60
3.6
3.6
4.0
4.0
120
130
170
130
140
260
100
130
180
350
350
350
5
3
单位
%
%
V / ns的
V / ns的
V / ns的
V / ns的
ps
ps
ps
ps
ps
ps
ps
ps
ps
ns
ns
ns
ms
ms
应用电路
[3, 4, 5]
POW ER
1
0 .1 ü F
2
VDD
SSON ＃
8
XOUT
SSCLK
7
CY25100
3
X IN / C L K的
REFCLK
6
VDD
4
P D＃ / O ê
VSS
5
2.抖动是取决于配置。实际的抖动是依赖于XIN抖动和边沿速率，主动输出的数量，输出频率，传播率， temper-
ATURE ，和输出负载。欲了解更多信息，请参考应用笔记， “抖动锁相环的系统：原因，影响和解决方案”可在
http://www.cypress.com/clock/appnotes.html ，或联系您当地的赛普拉斯现场应用工程师。
3.由于负载电容（C
XIN
和C
XOUT
）由CY25100提供的，需要在XIN和XOUT引脚没有外部电容相匹配的晶体负载
电容（C
L
） 。只有一个0.1μF的旁路电容是必需在V
DD
引脚。
4.如果使用外部时钟时，适用的时钟XIN （引脚3），将XOUT （ 2脚）浮（未连接） 。
5.如果SSON ＃ （引脚8 ）低（V
SS
） ，频率调制将是在SSCLK引脚（引脚7）。
文件编号： 38-07499牧师* D
第11个5
