CS5320/21/22
SOD - 串行输出数据， 24引脚
输出编码为2的补码与第一次提出MSB数据位，低位在后。数据
在SCLK的上升沿改变。内部标称100 kΩ的上拉电阻被包括在内。
数字输入
MDATA - 调制器数据， 10针
数据将被呈现在以256千赫兹的比特率的一比特的串行数据流; （ CLKIN =
1.024兆赫） 。
TDATA - 测试数据， 11脚
输入用户的测试数据。
MFLG - 调制器标志，引脚6
从低到高的电平信号过渡的CS5320 / 21调制不稳定因
超量程模拟输入。一个状态位将在数字滤波器指示进行设置
错误状态。内部标称100 kΩ上拉下拉电阻包含在输入引脚。
RESET - 过滤器复位时，管脚4
执行芯片上的硬复位，所有寄存器和累加器被清零。所有信号到
设备被锁定，除了CLKIN 。在状态寄存器中的错误标志设置为零，
数据寄存器和偏移寄存器被设置为零。配置寄存器设置为
的对应的输入引脚的值。 SYNC必须施加后恢复圈
RESET置为无效。
CLKIN - 时钟输入，引脚3
一个CMOS兼容的时钟输入到该引脚（标称1.024兆赫）提供了必要的
时钟操作的调制器和过滤器。
SYNC - 帧同步，引脚2
转换的同步输入。这个信号同步的滤波器卷积的开始。
多于一个SYNC信号可发生在过滤器的性能没有影响，从而提供了
同步信号被完全定时的间隔等于所述输出采样周期。
CSEL - 通道选择，引脚12
当高，在TDATA销信息提供给所述数字滤波器。低的原因数据
在MDATA输入要呈现给所述数字滤波器。
PWDN - 掉电，引脚14
当采取断电滤波器高。在数字滤波器和MCLK的卷积周期
信号被停止。该寄存器保持它们的数据和串行端口保持活跃。 SYNC
必须应用PWDN置为无效后恢复回旋。
DECA - 抽取率控制， 18引脚
见表4 。
DECB - 抽取率控制， 17引脚
见表4 。
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DS454PP1
