CS5320/21/22
表。时钟必须小于300 ps的抖动
保持从器件数据手册的性能。
的CS5320 / 21配备有时钟的损失DE-
tection电路，这将导致CS5320 / 21至
进入断电状态，如果MCLK为重
移动或降低到一个非常低的频率。该
的CS5320 / 21 HBR引脚修改采样
该调制器的时钟速率。当HBR = 1，则
调制器的采样时钟将在MCLK / 4 ;同
HBR = 0的调制器的采样时钟将在
MCLK / 8 。该芯片组将表现出小于大约3dB
当HBR引脚变为S / N性能
从一个逻辑"1"到逻辑"0"对于相同的输出
字速率由CS5322 。
对于比特流的正确的同步，则
CS5320 / 21必须配备的则msync显
纳尔之前的数据转换。该则msync信号，
由CS5322产生，复位MCLK
计数器分频器的CS5320 / 21在正确的
相位，以便在比特流可以被正确采样
由CS5322的数字滤波器。
当与CS5322的数字滤波器操作的
由CS5320输出码/ 21/ 22范围
大约从十进制-5,242,880到
5242879为输入到的CS5320 / 21
±4.5
五，表1示出了输出的编码的各种
输入信号的振幅。需要注意的是与信号IN-
表决定义为满刻度信号（ 4.5伏以
VREF + = 4.5 V）的CS5320 / 22和CS5321 / 22
芯片组确实不输出足尺数字代码
8388607而被缩放到一个较低的值，以允许
一些超量程能力。输入信号可以EX-
CEED定义的满刻度由最高达5％ ，并且仍然
正确转换。
CS5322过滤器
输出代码
（十六进制）
53FFFF(H)
4FFFFF(H)
000000(H)
B00000(H)
AC0000(H)
十进制
+5505023
+5242879
0
-5242880
-5505024
错误标志可能
2.6低功耗模式
的CS5320 / 21包括一个低功率操作
模式（ LPWR = 1）。当LPWR = 1操作，
的CS5320 / 21调制器采样时钟必须是
限制在128千赫或更低速率。在操作
与调制器的采样速率低功耗模式
大于128千赫将大大降低perfor-
曼斯。
2.7数字接口，数据格式
MCLK的信号（通常1.024兆赫）是divid-
四编，或八CS5320内部/ 21 gen-
中心提供全方位的调制器的过采样时钟。在HBR
引脚决定是否内部的时钟分频器
由4 （HBR = 1）或由8 CS5320 / 21划分
（HBR = 0）。该调制器输出的人的密度
从MDATA和MDATA引脚位流亲
portional到模拟输入信号，但在一个比特率
由调制过采样时钟确定。
调制器输入
信号
> （ + VREF + 5 ％ ）
≈
（ + VREF + 5 ％ ）
VREF +
0V
-VREF
≈
- （ + VREF + 5 ％ ）
> - （ + VREF + 5 ％ ）
错误标志可能
表1.输出编码的CS5320 / 21
CS5322组合
DS454PP1
21
